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概 述

I 0. Y 0. 组合逻辑 电路. I 1. Y 1. I n -1. Y m -1. 概 述. 一、组合逻辑电路的特点. = F 0 （ I 0 、 I 1 …, I n - 1 ）. = F 1 （ I 0 、 I 1 …, I n - 1 ）. = F m-1 （ I 0 、 I 1 …, I n - 1 ）. 1. 逻辑功能特点. 电路在任何时刻的输出状态只取决于该时刻的输入 状态，而与原来的状态无关。. 2. 电路结构特点. (1) 输出、输入之间 没有反馈延迟 电路.

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  1. I0 Y0 组合逻辑 电路 I1 Y1 In-1 Ym-1 概 述 一、组合逻辑电路的特点 = F0（I0、I1…, In - 1） = F1（I0、I1…, In - 1） = Fm-1（I0、I1…, In - 1） 1. 逻辑功能特点 电路在任何时刻的输出状态只取决于该时刻的输入 状态，而与原来的状态无关。 2. 电路结构特点 (1) 输出、输入之间没有反馈延迟电路 (2) 不包含记忆性元件(触发器)，仅由门电路构成

  2. 二、组合电路逻辑功能的表示方法 真值表，卡诺图，逻辑表达式，时间图(波形图) 三、组合电路分类 ①按逻辑功能不同： 加法器 比较器 编码器 译码器 数据选择器和分配器 只读存储器 ②按开关元件不同： CMOS TTL ③按集成度不同： SSI MSI LSI VLSI

  3. ②变换电路的结构形式(如：与或 与非-与非)； 3. 1 组合电路的分析方法和设计方法 3. 1. 1 组合电路的基本分析方法 一、分析方法 真值表 说明功能 逻辑图 逻辑表达式 化简 分析目的： ①确定输入变量不同取值时功能是否满足要求； ③得到输出函数的标准与或表达式，以便用 MSI、 LSI 实现； ④得到其功能的逻辑描述，以便用于包括该电路的系 统分析。

  4. A B C A B C Y Y & ≥1 0 0 0 A 1 0 1 0 0 & B 0 0 1 0 0 1 0 1 C 0 0 1 1 0 0 1 0 1 1 1 0 1 0 1 1 二、分析举例 [例] 分析图中所示电路的逻辑功能 真值表 [解] 表达式 功能 判断输入信号极性是否相同的电路 — 符合电路

  5. Y & & & & & & & & & & & & A B C D [例 3. 1. 1] 分析图中所示电路的逻辑功能，输入信号A、B、C、D是一组二进制代码。 X W [解] (1) 逐级写输出函数的逻辑表达式

  6. Y & & & & & & & & & & & & A B C D [例 3. 1. 1] 分析图中所示电路的逻辑功能，输入信号A、B、C、D是一组二进制代码。 W X [解] (2) 化简

  7. [例 3. 1. 1] 分析图中所示电路的逻辑功能，输入信号A、B、C、D是一组二进制代码。 [解] (3) 列真值表 A B C D Y A B C D Y 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 0 1 0 1 0 1 0 0 0 1 1 1 0 1 1 0 1 0 1 0 0 1 1 0 0 1 0 1 0 1 0 1 1 0 1 1 0 1 1 0 0 1 1 1 0 0 0 1 1 1 1 1 1 1 1 当输入四位代码中 1 的个数为奇数时输出为 1，为偶数时输出为 0 — 检奇电路。 (4) 功能说明：

  8. 3.1.2 组合电路的基本设计方法 一、设计方法 写表达式 化简或变换 逻辑抽象 列真值表 画逻辑图 逻辑抽象： ① 根据因果关系确定输入、输出变量 ② 状态赋值 — 用 0和 1表示信号的不同状态 ③ 根据功能要求列出真值表 化简或变换： 根据所用元器件(分立元件 或 集成芯片)的情况将函数式进行化简或变换。

  9. 二、 设计举例 [例 3. 1. 2]设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。 [解] (1) 逻辑抽象 输入 A、B、C， 输出 Y ① 设定变量： ② 状态赋值： A、B、C = 0 表示 输入信号为低电平 A、B、C = 1 表示输入信号为高电平 Y = 0 表示输入信号中多数为低电平 Y = 1 表示输入信号中多数为高电平

  10. B C A Y 二、 设计举例 [例 3. 1. 2]设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。 [例 3. 1. 2]设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。 [解] ③ 列真值表 (2)写输出表达式并化简 0 0 0 0 0 0 0 1 0 1 0 0 1 0 1 1 1 0 0 0 最简与或式 最简与非-与非式 1 0 1 1 1 1 0 1 1 1 1 1

  11. & & ≥1 & 二、设计举例 [例 3. 1. 2]设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。 [解] (3) 画逻辑图 — 用与非门实现 — 用与门和或门实现 A B Y & C

  12. [例] 设计一个监视交通信号灯工作状态的逻辑电路。正常情况下，红、黄、绿灯只有一个亮，否则视为故障状态，发出报警信号，提醒有关人员修理。 [解] (1)逻辑抽象 列真值表 输入变量： R（红） Y（黄） G（绿） 1 -- 亮 R Y G Z 0 -- 灭 0 0 0 1 1 -- 有 0 0 1 0 输出变量： Z（有无故障） 0 1 0 0 0 -- 无 0 1 1 1 YG (2)卡诺图化简 00 01 11 10 1 0 0 0 R 1 0 1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1

  13. R & 1 & Y 1 Z ≥1 & G 1 & [例] 设计一个监视交通信号灯工作状态的逻辑电路。正常情况下，红、黄、绿只有一个亮，否则视为故障状态，发出报警信号，提醒有关人员修理。 [解] (3) 画逻辑图

  14. 3.2 加法器和数值比较器 3.2.1 加法器 一、半加器和全加器 1. 半加器（Half Adder） 两个1 位二进制数相加不考虑低位进位。 Ai+Bi = Si(和)  Ci (进位) 函数式 真 值 表 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1

  15. Ai =1 Si Bi & Ci Ci Si Ci Si HA CO Σ Ai Bi Ai Bi 半加器（Half Adder） 函 数 式 逻 辑 图 曾 用 符 号 国 标 符 号

  16. A B Ci-1 A B Ci-1 Si Ci Si Ci 0 0 0 1 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 1 1 0 1 1 2. 全加器（Full Adder） 两个1 位二进制数相加，考虑低位进位。 --- A 1 0 1 1 Ai + Bi+ Ci -1 ( 低位进位 ) = Si( 和 ) Ci( 向高位进位 ) --- B 1 1 1 0 --- 低位进位 + 1 1 1 0 0 高位进位← --- S 1 1 0 0 1 真 值 表 1 0 0 0 0 1 1 0 0 1 1 0 1 1 0 1 标准 与或式

  17. Si Ci 全加器（Full Adder） BC BC 卡诺图 00 01 11 10 00 01 11 10 A A 1 1 1 0 0 1 1 1 1 1 1 1 最简与或式 圈“ 1” 圈“ 0”

  18. Si Ci Si Ci FA ≥1 ≥1 Bi Ci-1 Ai & & & & & & & Si Ci CO Σ 1 1 1 CI Ai Bi Ci-1 Bi Ci-1 Ai 逻辑图 曾用符号 (a) 用与门、或门和非门实现 国标符号

  19. Ci Si ≥1 ≥1 & & 1 1 1 Ai Bi Ci-1 (b) 用与或非门和非门实现

  20. VCC VDD 2Ai 2Bi 2Ci-1 2Ci 2Si 2Ai 2Bi 2Ci-1 1Ci 1Si 2COn+1 2A 2B 2CIn 2F VCC 14 13 12 11 10 9 8 C661 74LS183 1A 1B 1CIn 1F GND 1 2 3 4 5 6 7 1Bi 1Ai 1Ci-1 1Si 地 1Ci 1Bi 1Ai 2Ci 1Ci-1 VSS 2Si 3. 集成全加器 TTL：74LS183 双全加器 CMOS：C661

  21. C3 S3 C2 S2 C1 S1 C0 S0 CO CO CO CO S S S S CI CI CI CI A3 B3 A2 B2 A1 B1 A0 B0 C0-1 二、加法器（Adder） 实现多位二进制 数相加的电路 1. 4 位串行进位加法器 电路简单，连接方便 特点： tpd— 1位全加器的平均 传输延迟时间 速度低 = 4 tpd

  22. 2. 超前进位加法器 作加法运算时，总进位信号由输入二进制数直接产生。 … 特点 优点：速度快 缺点：电路比较复杂

  23. C3 超前进位电路 A3 S3 Σ B3 CI A2 S2 Σ B2 CI A1 S1 Σ B1 CI A0 S0 B0 Σ CI C0-1 CMOS：CC4008 集成芯片 TTL：74283 74LS283 逻辑结构示意图

  24. ( A > B ) Ai Li 1位 比较器 Gi ( A = B ) Bi Mi ( A < B ) 1 & Ai Mi & Gi 1 & Bi Li 3. 2. 2 数值比较器（Digital Comparator） 一、1 位数值比较器 Li Gi Mi Ai Bi 真 值 表 0 0 0 1 0 0 1 0 0 1 1 0 1 0 0 0 1 0 1 1 函数式 — 用与非门 和非门实现 逻辑图 = Ai ⊙ Bi

  25. L G M 4位数值比较器 A3 B3 A2 B2A1 B1 A0 B0 二、4 位数值比较器 A = A3A2A1A0 B = B3B2B1B0 真值表 A > B L = 1 A = B G = 1 A < B M = 1

  26. 1 & A3 AiBi 1 & Ai Mi & 1 & & Gi B3 Ai⊙Bi ≥1 1 & 1 & Bi A2 Li & AiBi M & 1 & B2 M = A3B3+ (A3⊙B3) A2B2 + (A3⊙B3)(A2⊙B2) A1 B1+ (A3⊙B3)(A2⊙B2)(A1⊙B1) A0B0 ≥1 1 & A1 & L 1 & ≥1 B1 ≥1 1 & A0 ≥1 & G L = M+G 1 & B0 1 位数值比较器 4 位数值比较器 G = (A3⊙B3)(A2⊙B2) (A1⊙B1)(A0⊙B0)

  27. 4 位集成数值比较器的真值表 级联输入：供扩展使用，一般接低位芯片的比较输出，即 接低位芯片的 FA < B、 FA = B、 FA > B。

  28. VCC A3B2A2A1B1A0B0 16 15 14 13 12 11 10 9 7485 74LS85 1 2 3 4 5 6 7 8 B3A<B A=B A>BFA>B FA=B FA<B地 A<B A=B A>B A<B A=B A>B 74LS85 74LS85 1 集成数值比较器 74LS85 (TTL) 扩展： 两片 4 位数值比较器 → 8 位数值比较器 B7 A7B6A6B5 A5B4 A4 B3A3B2A2B1A1B0A0 级 联 输 入 低位比较结果 高位比较结果 FA<BFA=B FA>B FA<BFA=BFA>B 比较输出

  29. VDDA3B3FA>BFA<BB0A0 B1 16 15 14 13 12 11 10 9 CC14585C663 1 2 3 4 5 6 7 8 B2 A2FA=B A>BA< BA=BA1VSS A<B A=B A>B A<B A=B A>B CC14585 CC14585 1 1 集成数值比较器 CC15485(CMOS) 扩展： 两片4 位→ 8 位 B7 A7B6A6B5A5B4A4 B3A3B2A2B1 A1B0A0 低位比较结果 高位比较结果 FA<B FA=B FA>B FA<B FA=B FA>B CMOS 芯片设置 A > B 只是为了电路对称，不起判断作用

  30. 信息输入 代码输出 I1 Y1 编 码 器 I2 Y2 In Ym 编 码 器 框 图 3. 3 编码器和译码器 3. 3. 1 编码器（Encoder） 用文字、符号或者数字表示特定对象的过程（用二进制代码表示不同事物） 编码： 普通编码器 二进制编码器 2n→n 分类： 或 优先编码器 10→4 二—十进制编码器

  31. I0 Y2 I1 I2 3 位 二进制 编码器 Y1 I3 I4 I5 Y0 I6 I7 一、二进制编码器 用 n位二进制代码对 N = 2n个信号进行编码的电路 • 3 位二进制编码器(8 线- 3 线) 编码表 输 出 输 入 输 出 Y2Y1Y0 输 入 I0 I1 I2 I3 I4 I5 I6 I7 0 0 0 0 0 1 0 1 0 I0  I7 是一组互相排斥的输入变量，任何时刻只能有一个端输入有效信号。 0 11 1 0 0 Y2 = I4+I5+I6 +I7 函数式 1 0 1 Y1= I2+I3+I6+I7 11 0 Y0 = I1+I3+I5+I7 111

  32. Y0Y1Y2 Y0Y1Y2 ≥1 ≥1 ≥1 & & & I1I0 I7I6I5I4 I3I2 函数式 逻辑图 — 用或门实现 — 用与非门实现

  33. 2. 3 位二进制优先编码器 优先编码： 允许几个信号同时输入，但只对优先级别最高 的进行编码。优先顺序：I7  I0 编码表 函数式

  34. Y0 Y2 Y1 1 1 1 ≥1 ≥1 ≥1 & & 1 1 1 1 I4 I7 I6 I5 I3 I2 I1 I0 1 1 1 1 1 1 1 1 逻 辑 图 输入 输出 为反 变量 输入 输出 为原 变量

  35. A0 Y0 A1 Y1 二进制 译码器 … … An-1 Ym-1 3.3.2 译码器（Decoder） 编码的逆过程，将二进制代码翻译为原来的含义 一、二进制译码器(Binary Decoder) 输入 n 位二进制代码 输出 m 个 信号 m = 2n 如： 2 线 — 4 线译码器 3 线 — 8 线译码器 4 线 — 16 线译码器

  36. A0 Y0 0 0 0 3 位 二进制 译码器 Y1 0 0 1 A1 0 1 0 … 0 1 1 A2 Y7 1 0 0 1 0 1 1 1 0 1 1 1 1. 3位二进制译码器 ( 3 线 – 8 线) 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 真值表 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 函数式 1 0 0 0 0 0 0 0

  37. 1 1 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 1 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 & & & & & & & & A2 A2 A1 A1 A0 A0 1 1 1 1 1 1 A0 A2 A1 0 0 0 1 0 1 1 1 1 1 1 0 0 1 0 0 0 0 1 1 1 0 1 0 3 线 - 8 线译码器逻辑图 — 输出低电平有效 工作原理：

  38. VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 16 15 14 13 12 11 10 9 74LS138 74LS138 A0 A1 A2 STB STC STA 1 2 3 4 5 6 7 8 S1 A0 A1 A2 S3 S2 A0 A1 A2 S3 S2 S1 Y7 地 2. 集成 3 线 – 8 线译码器-- 74LS138 功能示意图 引脚排列图 输入选通控制端 芯片禁止工作 芯片正常工作

  39. 无输出 有输出 无输出 有输出 Y0 Y7 Y8 Y15 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y7 高位 74LS138 禁止 工作 工作 禁止 74LS138 低位 A0 A1 A2 STB STC STA A0 A1 A2 STB STC STA 1 3. 二进制译码器的级联 两片3 线 – 8 线 4 线-16 线 A0 A1 A2 A3 0 8  15 0  7 1

  40. 输 出 （1）（2）（3） 0 0 0 1 1 0 1 1 …… …… …… Y0 Y7 Y8 Y15 Y16 Y23 Y7 Y7 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y1 Y2 Y3 Y4 Y5 Y6 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y0 74LS138 (1) 74LS138 (3) 74LS138 (2) STB STC STA A0 A1 A2 STB STC STA A1 A2 STB STC STA A0 A1 A2 A0 1 A0 A1 A2 A3 A4 三片 3 线- 8 线 工禁 禁 禁工禁 禁 禁工 5 线 - 24 线 禁 禁 禁 全为 1

  41. 4. 二进制译码器的主要特点 功能特点： 输出端提供全部最小项 与门(原变量输出) 电路特点： 与非门(反变量输出) 二、二-十进制译码器 (Binary-Coded Decimal Decoder) 将 BCD码翻译成对应的十个输出信号 7442 74LS42 集成 4 线 –10 线译码器：

  42. a b f g c e d +VCC +VCC Ya + 5 V 0 0 0 0 1 0 1 0 0 0 Yb A3 Yc 0 0 0 1 0 1 1 1 0 0 显示 译码器 A2 Yd Ye 1 0 0 0 0 0 1 1 0 1 A1 Yf A0 0 1 1 0 0 0 1 1 1 0 Yg 共阳 R f d e b a c g 三、显示译码器 数码显示器 每字段是一只 发光二极管 半导体显示(LED) 液晶显示(LCD) 共阳极 — 低电平驱动 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 1 0 0 0 0 0 1 1 0 1 0 0 1 1 1 1 0 1 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 0 0 0 1

  43. a b f g c e d +5 V g +VCC R a b c d e f Ya A3 Yb Yc A2 显示 译码器 Yd 0 0 0 1 0 0 0 0 1 0 Ye A1 Yf 0 1 0 0 0 0 1 1 0 1 A0 Yg 共阴 1 1 0 0 0 1 1 0 0 0 1 0 1 1 0 1 1 0 0 0 共阴极 — 高电平驱动 0 1 1 0 0 0 0 1 1 1 1 1 1 0 0 1 1 0 0 1 1 1 1 0 1 1 0 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 0 0 1

  44. Ya Yb Yc Yd Ye Yf Yg ≥1 ≥1 1 ≥1 ≥1 ≥1 ≥1 ≥1 ≥1 ≥1 ≥1 ≥1 ≥1 ≥1 ≥1 ≥1 ≥1 ≥1 ≥1 ≥1 1 1 1 A0 A1 A2 A3 驱动共阴极数码管的电路 — 输出高电平有效

  45. Ya Yb Yc Yd Ye Yf Yg & & 1 & & & & & & & & & & & & & & & & & & 1 1 1 1 A0 A1 A2 A3 驱动共阳极数码管的电路 — 输出低电平有效

  46. 接收 发送 0 0 1 1 1 1 0 0 3. 4 数据选择器和分配器 并行传送 0 数 据 传 输 方 式 1 1 0 0 在发送端和接收端不需要 数据 并-串 或 串-并 转换装置，但每位数据各占一条传输线，当传送数据位数增多时，成本较高，且很难实现。 串行传送 1 1 0 串-并转换：数据分配器 并-串转换：数据选择器

  47. 4选1 数据选择器 Y D0 D1 D2 A0 A1 D3 0 0 1 1 1 0 1 0 3. 4. 1 数据选择器( Data Selector ) 能够从多路数据输入中选择一路作为输出的电路 一、4 选 1 数据选择器 1. 逻辑抽象 输 入 数 据 输 出 数 据 D2 D0 D1 D3 真值表 D A1A0 Y D0 D0 0 0 D1 D1 0 1 D2 D2 1 0 选择控制信号 D3 1 1 D3 2. 逻辑表达式

  48. Y 1 ≥1 & A1 1 A0 1 0 1 0 1 D0 D1 D2 D3 1 0 1 0 一、4 选 1 数据选择器 2. 逻辑表达式 = D0 = D1 = D2 = D3 3. 逻辑图

  49. VCC D4 D5 D6 D7 A0 A1 A2 D3 D5 D2 D7 D0 D6 D1 D4 D0 D7 D6 D4 D1 D2 D3 D5 0 1 16 15 14 13 12 11 10 9 74LS151 1 2 3 4 5 6 7 8 D3 D2 D1 D0 Y Y S 地 Y Y MUX …… D7 D0 A2 A1 A0 S 二、集成数据选择器 1. 8 选 1 数据选择器 74151 74LS151 74251 74LS251 引 脚 排 列 图 功 能 示 意 图 使能 禁止 0 1 1 0 0 0 0 0 1 0 1 0 1 1 0 1 0 0 1 0 1 1 1 1 ╳╳ ╳ 1 0 A2  A0 — 地址端 D7  D0 — 数据输入端

  50. Y ≥1 0 D0D7 D8D15 0 Y2 Y1 Y Y 74151 (1) 74151 (2) 使能 禁止 禁止 使能 … … A1 A0 D7 A2 A1 A0 D0 EN D7 A2 D0 EN … … S S D8 D15 D0 D7 1 2. 集成数据选择器的扩展 两片 8 选 1（74151） 16 选 1数据选择器 D0D7 D8D15 高位 低位 0  7 A1 A3 A0 A2 1 0

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