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超大型積體電路設計與實作

超大型積體電路設計與實作. Mid-term Project. Prof. Kuo-Hsing Cheng 2013 Fall. 題目 (1/3). 超大型積體電路設計與實作課程最後要請各位同學用課堂上教過的軟體實現一個 下數的 4-bit Counter ， 邏輯 0 為 0V ， 邏輯 1 為 1.8V ，示意圖如下：. 題目 (2/3). 具有 Reset 功能之 DFF 電路：. 題目 (3/3). 下數 Counter 的 電路尺寸由同學自行設計，其輸出狀態如下表 ：. 分組 (1/2).

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超大型積體電路設計與實作

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Presentation Transcript

  1. 超大型積體電路設計與實作 Mid-term Project Prof. Kuo-Hsing Cheng 2013 Fall

  2. 題目(1/3) 超大型積體電路設計與實作課程最後要請各位同學用課堂上教過的軟體實現一個下數的4-bit Counter，邏輯0為0V，邏輯1為1.8V，示意圖如下：

  3. 題目(2/3) 具有Reset功能之DFF電路：

  4. 題目(3/3) 下數Counter的電路尺寸由同學自行設計，其輸出狀態如下表：

  5. 分組(1/2) • 本作業將修課同學分成四組，四組同學有不同的最小值，輸出數到最小值時，電路輸出自動回歸到15，重新開始計數。

  6. 分組(2/2) • 以第一組為例，電路輸出從15開始往下數，當輸出數到2時，電路重新Reset，使輸出回到15，重新開始下數，示意圖如下： 15 14 13 2

  7. 模擬條件 • 請各位同學用cic018.l的TT製程狀況下模擬，CLK輸入頻率為 500 MHz，輸入訊號如下: • 模擬時間指令 • .tran 1ps 50ns vclk clk vss pulse(0v 1.8v 0n 0.1n 0.1n 0.9n 2n) vresetreset vss PWL 0n 1.8 1.3n 1.8 1.4n 0 4.4n 0 4.5n 1.8 1000n 1.8 R=0n

  8. 範例(1/2) • 用電路實現一個從0數到9並具有Reset功能的Counter，電路圖如下：

  9. 範例(2/2) 0 1 0 0 0 0 0 1

  10. 注意事項 • Vdd & Gnd

  11. 繳交檔案內容 這次Project需要大家繳交下列幾個檔案： Word檔，必須附上實現函數的電路圖、Pre-Sim模擬圖、 Post-Sim模擬圖、並以簡單文字說明電路操作原理與layout考量。 DRC Report LVSReport Layout (.gds) Pre-SimNetlist (.sp) Post-SimNetlist (. sp) 註：針對面積大小進行排名

  12. 繳交檔案方式 請同學將前一頁投影片所提到的檔案用一個壓縮檔包起來，並命名為 系級_學號_姓名_版本。 第一次繳交者請在版本位置打上0，若事後發現繳交檔案有誤，可以將版本改為1 後再次繳交，以數字最大者為最終繳交版本。 範例：電機四A_995001099_喵熊熊_0 檔案請上傳至FTP，最後繳交時間為 2013/11/22(五)17:00 IP：140.115.71.229 使用者名稱：VLSIDI 密碼：vlsidi PORT：329

  13. 將Layout轉成gds檔

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