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第四章 存 储 器

第四章 存 储 器. 本章需解决的主要问题：. （ 1 ）存储器如何存储信息？ （ 2 ）在实际应用中如何用存储芯片组成具 有一定容量的存储器？. 存储子系统. 存储器分类. 半导体存储器. 磁表面存储器. 存储原理. 存储器设计. 动态刷新. 存储原理. 磁盘存储器. 本章知识架构：. 非 易 失. 4.1 概 述. 4.1.1 存储器分类. 4.1.1.1 按存储介质分类. 易失. (1) 半导体存储器. TTL 、 MOS. (2) 磁表面存储器. 磁头、载磁体. (3) 磁芯存储器. 硬磁材料、环状元件.

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第四章 存 储 器

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  1. 第四章 存 储 器 本章需解决的主要问题： （1）存储器如何存储信息？ （2）在实际应用中如何用存储芯片组成具 有一定容量的存储器？

  2. 存储子系统 存储器分类 半导体存储器 磁表面存储器 存储原理 存储器设计 动态刷新 存储原理 磁盘存储器 本章知识架构：

  3. 非 易 失 4.1 概 述 4.1.1 存储器分类 4.1.1.1 按存储介质分类 易失 (1) 半导体存储器 TTL 、MOS (2) 磁表面存储器 磁头、载磁体 (3) 磁芯存储器 硬磁材料、环状元件 (4) 光盘存储器 激光、磁光材料

  4. 1951年，中国移民王安发明了磁芯存储器，IBM于1956年购买了这项技术专利。1951年，中国移民王安发明了磁芯存储器，IBM于1956年购买了这项技术专利。

  5. 4.1.1.2 按存取方式分类 (1) 存取时间与物理地址无关（随机访问） • 随机存储器 在程序的执行过程中可 读可 写 • 只读存储器 在程序的执行过程中只 读 (2) 存取时间与物理地址有关（串行访问） • 顺序存取存储器 磁带 • 直接存取存储器 磁盘

  6. 静态 RAM RAM 动态 RAM 主存储器 MROM PROM ROM EPROM EEPROM 辅助存储器 4.1.1.3 按在计算机中的作用分类 存 储 器 Flash Memory 高速缓冲存储器（Cache） 磁盘、磁带、光盘

  7. 4.2. 存储器的层次结构 1、存储器三个主要特性的关系:速度、容量、价格／位,而这三种指标是相互矛盾的。 为了解决这种问题，选用生产与运行成本不同的、存储容量不同的、读写速度不同的多种存储介质，按一定的层次结构组织成一个统一的存储器系统，使每种介质都处于不同的地位，发挥不同的作用，充分发挥各自在速度、容量、成本方面的优势，从而综合达到最优性能价格比，即把这样一个存储器组织作为一个整体看，具有容量大、速度快、位价低的综合指标。这样一个存储整体称为“存储系统”。

  8. ／ 速度 容量 价格 位 CPU CPU 主机 寄存器 缓存 主存 磁盘 辅存 光盘 光盘 磁带 磁带 慢 大 低 快 小 高 存储器速度、容量和价位的关系

  9. 1)通用寄存器组：处于CPU内部，为执行指令方便而设，通常由几个、十几个、几十个寄存器组成，各种机器不等。其速度最快、容量最小、位价最高，但由于容量太小，并不被看成是独立的存储级。1)通用寄存器组：处于CPU内部，为执行指令方便而设，通常由几个、十几个、几十个寄存器组成，各种机器不等。其速度最快、容量最小、位价最高，但由于容量太小，并不被看成是独立的存储级。 2）主存：是存储系统的核心，是计算机自动、高速运行程序必不可少的功能部件，是计算机传统的五大部件之一。因此，计算机对主存的要求是比较高的，但在目前的存储技术水平下，主存只能做到容量比较大、速度比较快、位价适中，仍然远远满足不了CPU运行程序的要求。 3）高速缓存（Cache）：为了平滑主存与CPU之间的速度之差，加速CPU访存的速度，在性能较好的计算机中，主存与CPU之间增设了一个缓冲存储器，其容量比通用寄存器组大得多，比主存小得多，速度接近CPU，位价介于寄存器与主存之间 Cache与主存一起构成内存。 寄存器、Cache、主存由不同指标的半导体存储器实现。

  10. 4） 辅助存储器（外部存储器）；为了存放大量备用 的程序和数据，在主机之外设置了一级辅助存储器，其容量比主存大得多，速度比主存慢得多，但位价也便宜得多。 辅存通常由磁表面存储器实现，目前大多数计算机使用磁盘，但由于磁盘的容量实际上也有限，因此有些系统使用磁带等速度更低、容量更大（磁带等设备带盘可换，容量可无限延伸）的磁表面存储器作为硬盘的后备。 由于辅存与主机的连接方式和I/O设备相同，因此主机通常以I/O管理方式管理外存。

  11. 10 ns 20 ns 200 ns ms CPU 缓存 主存 辅存 缓存 主存 主存 辅存 4.2.2 缓存—主存层次和主存—辅存层次 （速度） （容量） 主存储器 虚拟存储器 虚地址 实地址 物理地址 逻辑地址

  12. 1）Cache—主存层次：根据程序运行的局部性原理，可以在计算机运行程序时，通过合理的调度将当前使用最多的一小段程序和数据放在Cache中，使 CPU大部分时间访问高速缓存Cache，只有个别的指令或数据从缓存中读不到，需要到主存去取。这样，从整体运行的效果分析，CPU访存速度接近于Cache的速度，而寻址空间和位价却接近于主存。 程序运行时的局部性原理表现在：在一小段时间 内，最近被访问过的程序和数据很可能再次被访问；在空间上，这些被访问的程序和数据往往集中在一小片存储区；在访问顺序上，指令顺序执行比转移执行的可能性大 (大约 5:1 )

  13. 2）主存—辅存层次： 为了更好地对主存、辅存统一调度，目前广泛采用虚拟存储技术，即将主存与辅存的一部份通过软硬结合的技术组成虚拟存储器，程序员可使用这个比主存实际空间大得多的虚拟地址空间编程，当程序运行时，再由软、硬件自动完成虚拟地址空间与主存实际物理空间的转换。这个转换操作对于程序员来说是透明的.因此，从程序员的角度看，他所使用的存储器其容量和位价接近于辅存，而速度接近于主存。

  14. 各级存储器存放的信息必须能够满足两个基本原则：各级存储器存放的信息必须能够满足两个基本原则： 1.一致性原则：同一个信息在各级存储器中必须保持相同的值。 2.包含性原则：处在内层（更靠近CPU）存储器中的信息一定包含在各外层的存储器中。 通过采用层次结构结合软硬件技术，从整个存储系统来看，就达到了速度快、容量大、位价低的优化效果。

  15. 读 写 电 路 数据总线 . . . . 存储 体 MDR . . . . . . . . 驱动 器 控制电路 . . . . 译码器 . . . . MAR 控制信号 地址总线 4.2 主存储器 4.2.1 概述 4.2.1.1 主存的基本组成 注：MAR存储器地址寄存器 MDR存储器数据寄存器 MAR、MDR逻辑结构上属MM，物理位置在CPU芯片中。 数据线：双向，或两组单向线 地址线：单向 控制线：两种 读/写控制线：单向 片选控制线：单向

  16. 译码器74LS138

  17. 1G 2G 1Y1 1A1 1Y2 1A2 1Y3 1A3 1Y4 1A4 2Y1 2A1 2Y2 2A2 2Y3 2A3 2Y4 2A4 （b）引脚图 驱动器74LS244 当1、19脚是H时，Y为高阻抗；是L时，Y=A。 ___ 1G (1) (2) (18) 1A1 1Y1 (4) (16) 1A2 1Y2 (6) (14) 1A3 1Y3 (8) (12) 1A4 1Y4 (11) (9) 2A1 2Y1 (13) (7) 2A2 2Y2 (15) (5) 2A3 2Y3 (17) (3) 2A4 2Y4 ___ 2G (19) (a) 逻辑电路

  18. 数据总线 MDR 读 主 存 CPU 写 地址总线 MAR 4.2.1.2 主存和 CPU 的连接 地址总线 AB 的位数决定了可寻址的最大内存空间， 数据总线 DB 的位数与工作频率的乘积正比于最高数据入出量， 控制总线 CB 指出总线周期的类型和本次入出操作完成的时刻。

  19. 4.2.1.3. 性能指标 （1）存储容量：存放二进制信息的数量 存储容量 = 存储单元个数 * 存储字长（按字） = 字节数（按字节编址） 目前计算机的存储容量大多以字节数来表示 ( 2 ) 存取速度：一般采用两种参数描述 a. 存取时间(TA)指从CPU给出有效地址启动一次存取（读/写）操作到该操作完成所需的时间。读、写分别为TAR、TAW。 b.存取周期(Tmc)指连续两次存储器操作之间的最小时间。间隔略大于TA

  20. （3）带宽：每秒从存储器进出的最大信息量 存取周期反映存储器的带宽 例：TMC＝100ns 8位数据 带宽为1s/100ns×8b=80Mb/s 提高存储器的带宽的途径 a．缩短存取周期，指制造工艺方面,TTL 为100ns;MOS为10ns b．增加储字长 c．增加存储体

  21. 读 写 电 路 地 址 线 存 储 矩 阵 译 码 驱 动 数 据 线 … … 片选线 读/写控制线 地址线 （单向） 数据线 （双向） 4.2.2 半导体存储芯片简介 4.2.2.1 半导体存储芯片的基本结构 芯片容量 10 4 1K×4位 14 1 16K×1位 13 8 8K×8位

  22. … 0,0 0,0 … 0,7 0,7 0 A 字线 3 地 址 译 码 器 0 0 0 A 16×8矩阵 … … 2 …… 0 A … 1 15,0 15,7 15 0 A 0 …… …… 0 0 7 7 位线 读/写控制电路 读 / 写选通 读/ 写选通 …… …… D D D D 7 7 0 0 4.2.2.2 半导体存储芯片的译码驱动方式 (1) 线选法（单译码方式）

  23. 线选法的特点 • a.译码结构简单，速度快，，但器材用量大（n根地址线需2n套驱动器），当容量较大时，导致成本太高，仅适合于高速小容量存储器。 • b. 并行输入/输出（数据I/O）按多位（字节）组织

  24. 0 0,0 0,0 0,31 0,31 … … 0 X 0 X 地 址 译 码 器 A A 4 3 32×32 矩阵 … … 0 … A 2 0 … 31,0 31,31 31,0 A X 1 0 31 A D D 0 I/O I/O Y Y Y 地址译码器 0 31 读 读/写 A A A A A 0 0 0 0 0 6 9 8 7 5 (2) 重合法（双译码方式） 0,0

  25. 重合法的特点 a. 与线选法相比大大减少了译码输出线根数，则器材用量也大大减少，有效地降低了存储器的成本，适用于大容量存储芯片 b. 数据位I/O――按位组织

  26. 4.2.3 随机存储器 TTL型 速度很快、 功耗大、 双极型 ECL型 容量小 工艺 PMOS 功耗小、 电路结构 NMOS MOS型 CMOS 静态MOS 工作方式 动态MOS 静态存储器SRAM 存储信息原理 依靠双稳态电路内部交叉反馈的机制存储信息。 动态存储器DRAM （动态MOS型）： 功耗较小,容量大,速度较快,作主存。

  27. P（衬底） N+ N+ MOS管简介(1)、分类：NMOS（N沟道增强型场效应晶体管）：P型衬底，N型高掺杂扩散区（两个），正电压开启；PMOS（P沟道增强型场效应晶体管）：N型衬底，P型高掺杂扩散区（两个），负电压开启。(2)、逻辑符号： 以NMOS增强型为例介绍 ——(3)、结构： D 漏极 S 源极 G 栅极 源 S 栅 G 漏 D SiO2 二氧化硅 绝缘层 通常衬底和 源接在一 起 B

  28. D RD VDD G S N（衬底） P- P- (4)、工作原理： 在电场作用下，半导体表面的导电性能会发生变化——半导体表面场效应现象。 仍以NMOS为例：当栅极上加一正压时（>=VT， VT称为开启电压），栅极下方的自由电子被吸引形成“反型层”（与衬底P型导电类型相反），反型层将两个N区连通，形成沟道，源、漏极导通。因此反型层也叫沟道。 (5)、开关特性：以MOS反相器为例，电路图如下： 源 S 栅 G 漏 D

  29. VDD RD VDD D G RD 导 通 S 输 出 D G rDS 截 止 S 静态特性：1）UGS<UT时，MOS管截止，输出UDSUDD，iDS 0，相当于断开。等效电路如下（左图）： 2） UGS>UT时，MOS管导通，输出UDS  0V，等效电路如上（右图）：

  30. 4.2.3.1 静态 RAM (SRAM) W T5 T6 T3 T1 T4 T2 W、 Vcc 1.六管单元 W （1）组成 T1、T3：MOS反相器 A B T2、T4：MOS反相器 触发器 T5、T6：控制门管 Z Z：字线，选择存储单元 W： 位线，完成读/写操作 （2）定义 “0”：T1导通，T2截止； “1”：T1截止，T2导通。

  31. （3）工作 Vcc W W 写入：在W、W上分别加 T5 T6 T3 T1 T4 读出：根据W、W上有无 T2 Z Z：加高电平， T5、T6 导通，选中该单元。 高、低电平，写1/0。 电流，读1/0。 （4）保持 Z：加低电平， T5、T6截止，该单元未选中，保持原状态。 只要电源正常，保证向导通管提供电流，便能维持一管导通，另一管截止的状态不变，∴称静态。 静态单元是非破坏性读出，读出后不需重写。

  32. Vcc A7 A8 A9 D0 D1 D2 D3 WE 18 10 2114（1K×4） 1 9 A6 A5 A4 A3 A0 A1 A2 CS GND 2 SRAM芯片2114（1K×4位） 地址端： A9～A0（入） 数据端： D3～D0（入/出） = 0 选中芯片 片选CS 控制端： = 1 未选中芯片 = 0 写 写使能WE = 1 读 电源、地

  33. 4.2.3.2 动态MOS存储单元与存储芯片 W W T3 T4 T1 T2 C1 C2 Z W： 位线 W、 1.四管单元 （1）组成 T1、T2：记忆管 C1、C2：柵极电容 T3、T4：控制门管 Z：字线 （2）定义 “0”：T1导通，T2截止 （C1有电荷，C2无电荷）； “1”：T1截止，T2导通 （C1无电荷，C2有电荷）。 （3）工作 Z：加高电平， T3、T4导通，选中该单元。

  34. W 读出：W、W先预充电至 W 写入：在W、W上分别加 T3 T4 再根据W、W上有无电流， T1 T2 C1 C2 Z W Z T C 高、低电平，写1/0。 高电平，断开充电回路， 读1/0。 （4）保持 Z：加低电平， T3、T4截止，该单元未选中，保持原状态。 需定期向电容补充电荷（动态刷新），∴称动态。 四管单元是非破坏性读出，读出过程即实现刷新。 2.单管单元 （1）组成 C：记忆单元 T：控制门管 Z：字线 W：位线

  35. （2）定义 W Z T C “0”：C无电荷，电平V0（低） V “1”：C有电荷，电平V1（高） （3）工作 写入：Z加高电平，T导通， 在W上加高/低电平，写1/0。 读出：W先预充电， 断开充电回路。 Z加高电平，T导通， 根据W线电位的变化，读1/0。 （4）保持 Z：加低电平， T截止，该单元未选中，保持原状态。 单管单元是破坏性读出，读出后需重写。 3.存储芯片 例.DRAM芯片2164（64K×1位） 外特性：

  36. GND CAS Do A6 A3 A4 A5 A7 16 9 2164（64K×1） 1 8 空闲/刷新 Di WE RAS A0 A2 A1 Vcc 地址端： A7～A0（入） 分时复用，提供16位地址。 Di（入） 数据端： Do（出） = 0 写 写使能WE 高8位地址 = 1 读 控制端： 行地址选通RAS ：=0时A7～A0为行地址 片选 列地址选通CAS ：=0时A7～A0为列地址 电源、地 低8位地址 1脚未用，或在新型号中用于片内自动刷新。

  37. 4.2.3.3 半导体存储器逻辑设计 主存的组织涉及： M的逻辑设计、 动态M的刷新、 主存的校验。 需解决： 芯片的选用、 地址分配与片选逻辑、 信号线的连接。 例1. 用2114（1K×4）SRAM芯片组成容量为4K×8的存储器。地址总线A15～A0（低）,双向数据总线D7～D0（低）,读/写信号线R/W。 给出芯片地址分配与片选逻辑,并画出M框图。 1.计算芯片数 （1）先扩展位数，再扩展单元数。 2片1K×4 1K×8 8片 4组1K×8 4K×8

  38. （2）先扩展单元数，再扩展位数。 4片1K×4 4K×4 8片 4K×8 2组4K×4 2.地址分配与片选逻辑 芯片内的寻址系统(二级译码) 存储器寻址逻辑 芯片外的地址分配与片选逻辑 为芯片分配哪几位地址，以便寻找片内的存储单元 由哪几位地址形成芯片选择逻辑，以便寻找芯片 存储空间分配： 4KB存储器在16位地址空间（64KB）中占据 任意连续区间。

  39. 64KB 1K×4 1K×4 1K×4 1K×4 1K×4 1K×4 1K×4 1K×4 任意值 片选 芯片地址 A15…A12A11A10A9……A0 0 0 0……0 0 0 1……1 0 1 0……0 4KB 0 1 1……1 需12位地址寻址： 1 0 0……0 1 0 1……1 1 1 0……0 A11～A0 1 1 1……1 低位地址分配给芯片，高位地址形成片选逻辑。 芯片 芯片地址 片选信号 片选逻辑 1K A9～A0 CS0 A11A10 1K A9～A0 CS1 A11A10 1K A9～A0 CS2 A11A10 1K A9～A0 CS3 A11A10

  40. 3.连接方式 4 D7~D4 4 D3~D0 4 4 4 4 4 R/W 10 10 10 CS0 1K×4 1K×4 1K×4 1K×4 1K×4 1K×4 1K×4 1K×4 CS1 CS2 CS3 A11 A10 A11 A10 A11 A10 A11 A10 （1）扩展位数 （2）扩展单元数 （3）连接控制线 4 4 4 A9~A0 10 （4）形成片选逻辑电路

  41. 例2. 某半导体存储器，按字节编址。其中，0000H～ ∼07FFH为ROM区，选用EPROM芯片（2KB/片）；0800H～13FFH为RAM区，选用RAM芯片（2KB/片和1KB/片）。地址总线A15～A0（低）。给出地址分配和片选逻辑。 1.计算容量和芯片数 ROM区：2KB RAM区：3KB 共3片 2.地址分配与片选逻辑 存储空间分配： 先安排大容量芯片（放地址低端），再安排小容量芯片。 便于拟定片选逻辑。

  42. A15A14A13A12A11A10A9…A0 64KB 2K 2K 1K 0 0 0 0 0 0 …… 0 5KB需13位地址寻址： ROM 0 0 0 0 0 1 …… 1 0 0 0 0 1 0 …… 0 0 0 0 0 1 1 …… 1 RAM 0 0 0 1 0 0 0 … 0 0 0 0 1 0 0 1 … 1 A12～A0 低位地址分配给芯片，高位地址形成片选逻辑。 芯片 芯片地址 片选信号 片选逻辑 2K A10～A0 CS0 A12A11 2K A10～A0 CS1 A12A11 A12A11 A10 1K A9～A0 CS2 A15A14A13为全0

  43. 4.2.3.4 动态 RAM 刷新 ①刷新定义和原因 定义： 定期向电容补充电荷 刷新。 原因： 动态存储器依靠电容电荷存储信息。平时无电源 供电，时间一长电容电荷会泄放，需定期向电容 补充电荷，以保持信息不变。

  44. 注意刷新与重写的区别。 破坏性读出后重写，以恢复原来的信息。 非破坏性读出的动态M，需补充电荷以保持原来的信息。 ②最大刷新间隔 2ms。 在此期间，必须对所有动态单元刷新一遍。 ③刷新方法 按行读。 刷新一行所用的时间 刷新周期 （存取周期） 刷新一块芯片所需的刷新周期数由芯片矩阵的行数决定。

  45. CPU访存： 由CPU提供行、列地址，随机访问。 R/W R/W R/W R/W 刷新 刷新 刷新 刷新 对主存的访问 动态芯片刷新： 由刷新地址计数器提供行地址，定时刷新。 ④刷新周期的安排方式 （1）集中刷新 2ms内集中安排所有刷新周期。 用在实时要求不高的场合。 2ms 死区 50ns （2）分散刷新 各刷新周期分散安排在存取周期中。 用在低速系统中。 100ns

  46. （3）异步刷新 R/W R/W R/W R/W R/W 刷新 刷新 各刷新周期分散安排在2ms内。 每隔一段时间刷新一行。 2ms 例. ≈15.6 微秒 每隔15.6微秒提一次刷新请求，刷新一行；2毫秒内刷新完所有行。 128行 15.6 微秒 15.6 微秒 15.6 微秒 刷新请求 刷新请求 （DMA请求） （DMA请求） 用在大多数计算机中。

  47. 三种刷新定时方式的特点： 集中刷新：正常工作期间DRAM可达全效率，但刷新期间CPU不能访存（例中为16µs），形成访存“死区”。分散刷新：消除了访存死区，但使CPU访存周期延长一倍（例中 =1µs）。另外，存在多余的刷新操作。异步刷新：结合集中、分散刷新的优点，既克服了死时间，又没有多余的刷新操作，DRAM工作效率达到最高，是一种理想的刷新方式，得到广泛应用。但这种方式控制较复杂，需要较多的存储器外围电路支持（刷新地址计数器、刷新定时器、访存仲裁逻辑等）。

  48. 主存 DRAM SRAM 缓存 电容 触发器 高 低 少 多 小 大 低 高 慢 快 有 无 4.2.3.5 动态 RAM 和静态 RAM 的比较 存储原理 集成度 芯片引脚 功耗 价格 速度 刷新

  49. SDRAM

  50. DDR内存

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