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第五章 时序逻辑电路

第五章 时序逻辑电路. 5.1 时序逻辑电路的分析方法. 5.2 常用时序逻辑. 5.3 时序逻辑电路的设计方法. 本章小结. 第五章 时序逻辑电路. 组合逻辑电路(第三章内容) —— 无记忆. 任何一个时刻的输出,仅取决于当时的输入,而与电路以前的状态无关. 时序逻辑电路 —— 有记忆. 任何一个时刻的输出,不仅与当时的输入有关, 还与电路以前的状态有关. 例如:拉线开关有记忆、而计算机的复位开关就没有记忆. 若时序电路中所有触发器在同一时钟作用下使能 , 叫做 同步时序电路 , 否则就是 异步时序电路. 5.1 时序逻辑电路的分析方法.

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第五章 时序逻辑电路

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  1. 第五章 时序逻辑电路 5.1 时序逻辑电路的分析方法 5.2 常用时序逻辑 5.3 时序逻辑电路的设计方法 本章小结

  2. 第五章 时序逻辑电路 组合逻辑电路(第三章内容)——无记忆 任何一个时刻的输出,仅取决于当时的输入,而与电路以前的状态无关 时序逻辑电路 —— 有记忆 任何一个时刻的输出,不仅与当时的输入有关,还与电路以前的状态有关 例如:拉线开关有记忆、而计算机的复位开关就没有记忆 若时序电路中所有触发器在同一时钟作用下使能, 叫做同步时序电路, 否则就是异步时序电路

  3. 5.1 时序逻辑电路的分析方法 1.由逻辑图写出下列方程 分析时序逻辑电路的一般步骤 时钟方程 驱动方程 输出方程 2.将驱动方程代入相应触发器的特性方程,求状态方程 3.根据状态方程和输出方程,设定初态,计算状态转换表,画出状态转换图、时序图(在异步电路中应注意使能条件) 4.根据状态转换表或状态转换图,说明给定时序逻辑电路的逻辑功能

  4. Q Q J J C1 C1 =1 =1 Q Q K K 一、同步时序逻辑电路的分析 例5-1:试分析下图所示时序逻辑电路 Q0 Q1 M F1 F0 1 1 CP 解:该电路为同步时序逻辑电路,时钟方程可以不写 { { (1)写出驱动方程: (2)写输出方程:本例除Q1、Q0外没有其他输出,无输出方程

  5. 或:M=0时 (3)求状态方程(即各触发器的次态) M=1时 (4)状态转换表及状态图 M M=0时 Q1Q0 0 0 0 0 1 0 0 1 1 0 11 00 01 10 0 1 0 0 0 0 1 1 0 0 1 1 0 0 1 M=1时 1 0 1 0 0 10 01 00 11 1 0 0 1 0 1 1 1 0 0

  6. (5)给定时序逻辑电路的逻辑功能 M=0时 自启动 11 00 01 10 无效状态 有效循环 无效状态 M=0 3进制加法计数器,能自启动 M=1时 10 01 00 11 有效循环 自启动 M=1 3进制减法计数器,能自启动 该电路是一个能自启动的可逆3进制计数器

  7. 例5-2:试分析如图所示的时序逻辑电路 & Q Q Q J J J C1 C1 C1 Q Q Q K K K Q2 Q1 Q0 C 1 F2 F1 F0 CP 解:(1)写出驱动方程: (2)写输出方程: (3)求状态方程: {

  8. (4)状态转换表、状态转换图 (5)时序图 1 0 0 0 0 0 1 0 2 0 0 1 0 1 0 0 3 0 1 0 0 1 1 0 4 0 1 1 1 0 0 0 5 1 0 0 1 0 1 0 6 1 0 1 1 1 0 0 7 1 1 0 1 1 1 0 8 1 1 1 0 0 0 1 /0 /0 /0 000 001 010 011 /C /1 /0 111 110 101 100 /0 /0 /0

  9. 思考 /0 /0 /0 (6)电路的功能 000 001 010 011 /1 /0 时钟的时针、分针、秒针之间的关系和计数器的关系 111 110 101 100 /0 /0 /0 同步八进制(3位二进制)加法计数器 Q0对CP二分频 Q1对CP四分频 进位信号 Q2对CP八分频 C对CP八分频

  10. Q Q Q J J J C1 C1 C1 Q Q Q K K K 二、异步时序逻辑电路的分析 例5-3:试分析如图所示的时序逻辑电路 Q2 Q1 Q0 CP1=Q0 F2 F1 F0 1 1 1 CP 解:该电路为异步时序逻辑电路 (2)驱动方程 (1)时钟方程 CP0=CP2=CP

  11. (3)状态方程 (CP0↓) (CP1↓) (CP2↓) (4)状态转换表、状态转换图 无效状态 1 0 0 0 0 0 1 ↓ ↓ 1 0 0 1 0 1 0 ↓↓ ↓ 111 110 101 1 0 1 0 0 1 1 ↓↓ 1 0 1 1 1 0 0 ↓↓ ↓ 000 001 010 1 1 0 0 0 0 0 ↓ ↓ 1 0 1 0 1 0 ↓↓ ↓ 无效状态 有效循环 1 1 0 0 1 0 ↓ ↓ 100 011 1 1 1 0 0 0 ↓↓ ↓

  12. (5)时序图(设初态为000) (6)结论: 能自启动得异步五进制加法计数器

  13. 5.2 常用时序逻辑电路 一、计数器 (一)计数器的基本概念 计数器——对时钟脉冲CP计数的电路。 计数器有几个有效状态构成循环(即有效循环),就叫做几进制计数器 按计数器的内容随CP脉冲的增减可分为加法计数器、减法计数器和可逆计数器。 • 按计数器中触发器翻转是否与CP脉冲同步分为同步计数器和异步计数器。

  14. Q2 Q3 Q1 Q0 CP0 S9(1) S9(2) R0(1) R0(2) CP1 (二)中规模集成计数器 1.74LS90异步计数器 (1)功能:异步2-5-10进制加法计数器 二进制计数器:时钟端CP1,输出端为Q0; 五进制计数器:时钟为CP2,输出端为Q3、Q2、Q1,有效状态为位:000,001,010,011,100 R0(1)、R0(2) ———异步清0端 S9(1)、S9(2) ———异步置9端 如果将Q0与CP2相连,CP1作时钟输入端, Q3~Q0作输出端,则为8421BCD码十进制计数器。如果将Q3与CP0相连,CP2作时钟输入端,从高位到低位的输出为Q0 Q3 Q2 Q1时,则构成5421BCD码十进制计数器

  15. 异步清0 ×1 10 × 0 0 0 0 74LS90的功能表: 0 0 0 0 ×1 1 X 0 异步置9 1 0 0 1 ×0 X 1 1 1 0 0 1 ×X 01 1 ↓X 0 X 0 ↓X 00 X 计数 ↓ 0 X X 0 ↓ 0 X 0 X 注意:清0和置9信号不得同时有效,更不能同时由有效变为无效

  16. 000 001 010 011 先接成10进制计数器 (2)74LS90的应用(以7进制为例) 再用反馈归零法,接成7进制计数器 111 110 101 100 过渡状态 000 001 010 011 111 110 101 100 因为是异步清0的,所以111状态并不能保持,称其为过渡状态,实际有效状态为000~110 输出端的清0速度一般是不一致,假设QC先回0,清零信号R立即消失,QB、QA来不及清零,造成误动作

  17. 清0电路的改进 利用基本RS触发器(由G3、G4组成),可将清零信号加宽(第7个CP的下降沿开始,第8个CP的上升沿结束),使计数器能可靠清零

  18. 改进后的时序图 清0信号R,在第7个CP的下降沿时被置1,第8个CP的上升沿才置0,使计数器能可靠清零 清0脉冲被加宽

  19. 2.同步计数器74LS160、74LS161、74LS162、 74LS163 (1)功能 同步计数、同步置数管脚完全相同 其中 74LS160、74LS161 为异步清零 74LS162、74LS163 为同步清零 74LS160、74LS162为十进制计数 74LS161、74LS163为十六进制(4位2进制)计数 CP—计数时钟 -- 同步预置端 D、C、B、A -- 并行预置数 -- 同步或异步清0端 P 、T –使能端 Q3、Q2、Q1、Q0 –数据输出端 TC -- 为进位输出端,

  20. 74LS162、 74LS163的功能表 将“X”换为“↑” 74LS160、 74LS161的功能表 注1: D B C A 数据输出保持,进位C置0 0 0 0 0 0 X X X X X X X X 1 0 X X ↑ d c b a d c b a 注2: 1 1 X 0 XX X X X 注1 注2 1 1 0 1 XX X X X 数据输出保持,进位C也保持 1 1 1 1 ↑X X X X 计数

  21. (2)应用 ①反馈归0法 以74LS161、7SLS163构成十进制计数器为例 同步清0(74LS163) 异步清0(74LS161) 注意区别 同步清0 异步清0,有过渡状态 0000 0001 0010 0011 0100 1010 1001 1000 0111 0110 0101

  22. ②预置数法 0000 0001 0001 0010 0010 0011 0100 0011 0101 0100 都是五进制,使用的有效状态不同

  23. 例5-4用74LS161组成48进制计数器 • 解:先用两片74LS161接成100进制(也叫模为100)的计数器。 • 再利用反馈清0或预置数法构成84进制(00-83)计数器。 & 虽然CP同时送到了个位和十位(同步),但只有个位计到1001时,TC=1,十位的T=1,在下一个CP的上升沿到来时,十位才加1计数,个位回到0000

  24. 一、寄存器 常用来临时存放数据、指令 (一) 数据寄存器 1.由D触发器构成的寄存器 由高电平有效的D触发器构成的两位数据寄存器。G1、G0为低电平有效的三态反相器。 当CP=1时,存入数据, CP=0时,保持数据。 当 =1时,输出为高阻状态, =0时,输出数据。 只有最简单的存(写入)、取(读出)功能的寄存器称为数据寄存器

  25. 2. 8D数据锁存器74HC373、 74HC573 功能表 符号 0 1 1 1 0 1 0 0 0 0 X 保持 1 X X 高阻 LE – 锁存 – 输出使能 74HC373 和 74HC573 的功能完全一样,只是管脚不一样。 74HC373比较常用,如:单片机的地址锁存,但 74HC573 的管脚分布更便于排印刷电路板。

  26. 二、移位寄存器 1.由D触发器构成的移位寄存器 在时钟(移位)脉冲作用下寄存器的数据向左移位或向右移位,具有移位功能的寄存器称作移位寄存器 DR是数据输入端,它在CP脉冲(移位脉冲)的作用下,输入数据逐个地输入寄存器 状态方程为:

  27. 移位过程: 上升沿有效 并行输出 移位脉冲 串行输入 1 0 1 0 0 0 串行输出 1 0 1 0 0 0 1 0 1 0 0 1 0 1 0 在CP上升沿时,DR端数据依次移入寄存器、数据依次右移 DR端称为串行输入端,Q2端称为串行输出端 移位过程,Q0、Q1、Q2的波形相同,依次滞后一个CP的周期

  28. 2.双向移位寄存器74LS194 逻辑符号 74LS194是具有双向移位和并行输入数据的四位移位寄存器 S0、S1——功能选择端 ——为异步清零端 SR——右移串行输入端 功能表 SL——左移串行输入端 DCBA——并行输入端 X 0 X X 清零 CP——时钟 X 1 0 0 保持 ↑ 1 0 1 右移QD为串行输出 QDQCQBQA——输出端 ↑ 1 1 0 左移QA为串行输出 QD——右移串行输出端 ↑ 1 1 1 并行输入 QA——左移串行输出端

  29. 功能表 QD QC QB QA X 0 X X 清零 0 0 0 0 X 1 0 0 保持 D C B A ↑ 1 0 1 右移 ↑ 1 1 0 左移 QD QC QB QA ↑ 1 1 1 并行输入 DR D C B A QD QC QB QA D C B A DL

  30. 逻辑符号 3.8位移位寄存器74LS164 74LS164是一个8位移位寄存器 A、B——串行输入数据端 ——异步清零端 CP——移位脉冲输入端 QH~QA为输出端 功能表 功能 X 0异步清零 ↑ 1

  31. 由74LS164构成扭环计数器 0 0 0 0 0 0 0 0 QH通过反相器G反馈到串行输入端A、B 设初态(QH~QA) 为00000000 1 在CP上升沿的作用下其状态转换过程为: 00000000→0000001→00000011→00000111→00001111→……→11111111→11111110→11111100→……→10000000→00000000。由16个状态构成一个循环,称它为16进制扭环形计数器。

  32. 三、顺序脉冲发生器 CD4017是十进制计数器/脉冲分配器 逻辑符号 RESET——异步清零输入 ——时钟/使能输入 CLK——时钟输入 Q0~Q9——脉冲输出 Cout——进位输出 =0时,CLK上升沿有效 当 当CLK=1时, 下降沿有效 在CLK(或 )有效沿的作用下 Q0~Q9依次输出一个正脉冲

  33. 时序图 异步清0 这个↑不起作用 输出端依次输出脉冲的电路称为顺序脉冲发生器,或称脉冲分配器,他它也是周期性的工作,实际上也是一个计数器

  34. 右图是由计数器74LS163和译码器74LS138组成的顺序脉冲发生器右图是由计数器74LS163和译码器74LS138组成的顺序脉冲发生器 74LS163接成了8进制计数器,其输出QC、QB、QA分别接到译码器74LS138的A2、A1、A0 74LS138的输出依次输出低电平(即顺序输出负脉冲),发光二极管VB0~VB7依次点亮一个CP周期。

  35. 5.3 时序逻辑电路的设计方法 时序逻辑电路的设计,是分析的逆过程。 设计的任务就是根据设计的要求,选用基本逻辑单元电路或数字部件,通过逻辑设计,画出满足要求的时序逻辑电路。 计数器是一种简单而又典型的时序逻辑电路,它的设计具有普遍性。 值得一提的是,由于大、中规模集成电路的广泛采用,利用触发器来组成N进制计数器的方法已经不大采用了。

  36. 例5-3:试用JK触发器设计一个同步六进制加法计数器。例5-3:试用JK触发器设计一个同步六进制加法计数器。 解:设计步骤如下 (1)确定触发器个数n 按照2n≥N,来确定 N为计数器状态数, N也称为计数长度, N也称为计数器的模 本例N=6,现取n=3,用3个触发器 (2)选择状态编码、并画出状态转换图 本例有六个状态:S0~S5,可设S0=000;S1=001;S2=010;S3=011;S4=100;S5=101。 110、111为无效状态 因为是六进制加法计数,状态S5→S0时,产生进位:C=1

  37. 卡诺图 状态转换图 /C 00 01 11 10 /0 /0 S0 000 S1 001 S2 010 0 0 1 0 0 1 /1 /0 1 0 X X /0 /0 S5 101 S4 100 S3 011 卡诺图 (3)求状态方程、输出方程 00 01 11 10 0 1 0 1 • 状态方程即计数器的次态方程 0 1 0 0 X X 卡诺图 卡诺图 00 01 11 10 00 01 11 10 001/0 010/0 100/0 011/0 0 1 1 0 0 1 0 1 101/0 000/0 XXX/0 XXX/0 1 0 X X

  38. 00 01 11 10 0 1 0 0 1 0 并不是最简形式,是为了和JK触发器的特性方程进行比较,得到驱动方程 1 0 X X 00 01 11 10 0 1 0 1 0 1 0 0 X X 00 01 11 10 1 0 0 1 0 1 1 0 X X 为了和JK触发器的特性方程进行比较,得到的驱动方程 00 01 11 10 0 1 0 0 0 0 C 输出方程 0 1 X X

  39. (4)求驱动方程 将状态方程和JK触发器的特性方程进行比较,即可求得驱动方程 JK触发器的特性方程 输出方程:

  40. (5)根据驱动方程和输出方程画逻辑图

  41. (6)检查能否自启动 将两个无效状态:110、111分别代入状态方程和输出方程,计算 111 110 /0 /0 S0 000 S1 001 S2 010 /1 /0 /0 S5 101 S4 100 S3 011 计数器可以从无效状态进入有效状态,所以该计数器可以自启动。

  42. 本章小结 时序电路结构特点:电路中一定有触发器。 时序电路逻辑功能特点:有记忆功能。 时序电路逻辑功能的描述方法: 次态方程(注意使能条件特别是对于异步计数器)和输出方程:它是分析、设计时序电路所必需的描述方法。 状态转换表和状态转换图:非常直观地反映了时序电路工作的全过程和逻辑功能 • 时序图:适用于时序电路的调试、故障分析。 常见的时序逻辑电路有:计数器、寄存器、顺序脉冲发生器等,他们都是在时钟脉冲作用下工作的 本章系统地介绍了时序电路的分析方法和设计方法,重点介绍了典型中规模计数器、寄存器、顺序脉冲发生器的功能和应用。

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