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5.2 半导体存储器接口的基本技术

5.2 半导体存储器接口的基本技术. G1 G 2a G 2b C B A Y i. Y 2. Y 7. Y 2. Y 3. Y 6. Y 5. Y 4. Y 3. Y 1. Y 0. Y 7. Y 4. Y 5. Y 6. Y 1. Y 0. A 3. A. 1 0 0 1 1 0 Y 6. 1 0 0 1 0 0 Y 4. 1 0 0 0 1 1 Y 3.

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5.2 半导体存储器接口的基本技术

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Presentation Transcript

  1. 5.2 半导体存储器接口的基本技术 G1 G2a G2b C B A Yi Y2 Y7 Y2 Y3 Y6 Y5 Y4 Y3 Y1 Y0 Y7 Y4 Y5 Y6 Y1 Y0 A3 A 1 0 0 1 1 0 Y6 1 0 0 1 0 0 Y4 1 0 0 0 1 1 Y3 1 0 0 0 1 0 Y2 1 0 0 0 0 0 Y0 1 0 0 1 1 1 Y7 1 0 0 0 0 1 Y1 1 0 0 1 0 1 Y5 A4 B A5 C 138 A6 10000 000~10000 111 80H~87H A 1 Vcc 16 10001 000~10001 111 88H~8FH B 2 15 A7 10010 000~10010 111 90H~97H G1 C 3 G2a 74LS 138 14 10011 000~10011 111 98H~9FH 4 13 IO/M 10100 000~10100 111 A0H~A7H G2b G2b G2a 5 12 10101 000~10101 111 A8H~AFH G1 6 11 10110 000~10110 111 B0H~B7H 7 10 10111 000~10111 111 B8H~BFH GND 8 9 • 片选控制方法 部分译码法: 对高位地址的一部分进行译码产生片选信号，这种方法叫部分译码法。 74LSl38译码器(即Intel 8205译码器)

  2. 5.2 半导体存储器接口的基本技术 1 2 3 4 地址范围 地址范围 地址范围 地址范围 1 3 2 4 D０ A０ D7 A11 ～ ～ 2732 2732 2732 2732 Y0 Y7 Y1 Y2 Y5 Y4 Y6 Y3 RD A12 A A13 B A14 C C B A C B A C B A C B A 138 A16 A15 A14 A13 A12A11 A16 A15 A14 A13 A12A11 A16 A15 A14 A13 A12A11 A16 A15 A14 A13 A12A11 A10 A9 A8A7 A6 A5 A4A3 A2 A1 A0 A10 A9 A8A7 A6 A5 A4A3 A2 A1 A0 A10 A9 A8A7 A6 A5 A4A3 A2 A1 A0 A10 A9 A8A7 A6 A5 A4A3 A2 A1 A0 A15 G2a 13 00 0 H 1 0 0 0 0 H 1 2 0 0 0 H 1 1 0 0 0 H 1 0 0 0 0 0 1 0 0 0 1 0 1 0 0 1 1 0 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 IO/M G2b 1 2 FF FH 1 1 FF FH 1 0 FF FH 1 3 FF FH CS CS CS CS OE OE OE OE 1 0 0 1 0 1 1 0 0 0 0 1 1 0 0 1 1 1 1 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 A19A18 A17A16 0 0 0 1　→ 12000H~ 12FFFH 1 1 1 1 → F200H~F2FFFH 高位A17~A19的不确定性每一单元有8个地址编码重叠 A19A18 A17A16 0 0 0 1　→ 10000H~ 10FFFH 1 1 1 1 → F0000H~F0FFFH 高位A17~A19的不确定性每一单元有8个地址编码重叠 A19A18 A17A16 0 0 0 1　→ 13000H~ 13FFFH 1 1 1 1 → F300H~F3FFFH 高位A17~A19的不确定性每一单元有8个地址编码重叠 A19A18 A17A16 0 0 0 1　→ 11000H~ 11FFFH 1 1 1 1 → F1000H~F1FFFH 高位A17~A19的不确定性每一单元有8个地址编码重叠 A16 G1 8088 16K EPROM 2732的一种部分译码电路方案 在采用部分译码的存储器中，存储地址通常取未用高位地址的值为全0，这样确定的地址叫基本地址。

  3. 5.2 半导体存储器接口的基本技术 D０ A０ D7 A11 ～ ～ 1 2 3 4 1 2 3 4 Y3 Y1 Y0 Y6 Y5 Y4 Y7 Y2 6116 6116 6116 6116 2732 2732 2732 2732 RD WE A12 A A13 B A14 C WE WE OE CS WE CS CS OE WE CS OE OE A15 A16 A17 A18 138 G2a G2b A19 G1 CS CS CS CS OE OE OE OE A11 IO/M • 片选控制方法 全译码法: 片外全部高位地址作为译码器的输入，进行完全译码，以此产生各个片选信号 。

  4. 5.2 半导体存储器接口的基本技术 G2a G F8000 H 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 ROM1 D０ A０ A11 D7 1 1 1 1 1 0 0 0 ～ ～ 1 1 1 1 1 1 1 1 1 1 1 1 F8FFFH 1 2 3 4 1 2 3 4 Y0 Y3 Y4 Y5 Y6 Y1 Y2 Y7 6116 6116 6116 6116 2732 2732 2732 2732 RD WE A12 A A13 B A14 C OE OE CS WE OE WE CS CS OE WE CS WE A15 A16 A17 A18 138 G2a G2b A19 G1 CS CS CS CS OE OE OE OE A11 IO/M C B A A19A18 A17A16 A15 A14 A13 A12 A11A10 A9 A8A7 A6 A5 A4A3 A2 A1 A0

  5. 5.2 半导体存储器接口的基本技术 G2a G F9000 H 1 1 1 1 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 ROM2 D０ A０ A11 D7 ～ ～ 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 F9FFFH 1 2 3 4 1 2 3 4 Y0 Y3 Y1 Y5 Y6 Y4 Y7 Y2 6116 6116 6116 6116 2732 2732 2732 2732 WE RD A12 A A13 B A14 C CS WE WE CS OE CS WE CS WE OE OE OE A15 A16 A17 A18 138 G2a G2b A19 G1 CS CS CS CS OE OE OE OE A11 IO/M C B A A19A18 A17A16 A15 A14 A13 A12 A11A10 A9 A8A7 A6 A5 A4A3 A2 A1 A0

  6. 5.2 半导体存储器接口的基本技术 G2a G D０ A０ D7 A11 ～ ～ 1 2 3 4 1 2 3 4 FA000 H 1 1 1 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 Y1 Y0 Y6 Y3 Y5 Y4 Y2 Y7 ROM3 6116 6116 6116 6116 2732 2732 2732 2732 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 FAFFFH RD WE A12 A A13 B A14 C WE WE CS OE OE CS OE CS WE CS WE OE A15 A16 A17 A18 138 G2a G2b A19 G1 CS CS CS CS OE OE OE OE A11 IO/M C B A A19A18 A17A16 A15 A14 A13 A12 A11A10 A9 A8A7 A6 A5 A4A3 A2 A1 A0

  7. 5.2 半导体存储器接口的基本技术 G2a G D０ A０ D7 A11 ～ ～ 1 2 3 4 1 2 3 4 Y1 Y3 Y0 Y6 Y5 Y4 Y2 Y7 6116 6116 6116 6116 2732 2732 2732 2732 WE RD FB000 H 1 1 1 1 1 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 ROM4 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 FBFFFH A12 A A13 B A14 C WE OE WE CS CS CS WE WE CS OE OE OE A15 A16 A17 A18 138 G2a G2b A19 G1 CS CS CS CS OE OE OE OE A11 IO/M C B A A19A18 A17A16 A15 A14 A13 A12 A11A10 A9 A8A7 A6 A5 A4A3 A2 A1 A0

  8. 5.2 半导体存储器接口的基本技术 G2a G C B A A19A18 A17A16 A15 A14 A13 A12 A11A10 A9 A8A7 A6 A5 A4A3 A2 A1 A0 FC000 H 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 SRAM1 D０ A０ D7 A11 ～ ～ 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 1 1 1 1 1 FC7FFH 1 2 3 4 1 2 3 4 Y1 Y0 Y3 Y4 Y5 Y6 Y2 Y7 6116 6116 6116 6116 2732 2732 2732 2732 RD WE A12 A A13 B A14 C CS OE CS OE OE WE CS WE WE CS OE WE A15 A16 A17 A18 138 G2a G2b A19 G1 CS CS CS CS OE OE OE OE A11 IO/M

  9. 5.2 半导体存储器接口的基本技术 G2a G C B A A19A18 A17A16 A15 A14 A13 A12 A11A10 A9 A8A7 A6 A5 A4A3 A2 A1 A0 D０ A０ A11 D7 ～ ～ 1 2 3 4 1 2 3 4 FC800 H 1 1 1 1 1 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 Y1 Y0 Y4 Y5 Y6 Y3 Y7 Y2 SRAM2 6116 6116 6116 6116 2732 2732 2732 2732 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 FCFFFH WE RD A12 A A13 B A14 C OE CS CS WE OE OE WE CS WE OE WE CS A15 A16 A17 A18 138 G2a G2b A19 G1 CS CS CS CS OE OE OE OE A11 IO/M

  10. 5.2 半导体存储器接口的基本技术 G2a G C B A A19A18 A17A16 A15 A14 A13 A12 A11A10 A9 A8A7 A6 A5 A4A3 A2 A1 A0 D０ A０ A11 D7 ～ ～ 1 2 3 4 1 2 3 4 Y1 Y0 Y3 Y4 Y5 Y6 Y7 Y2 6116 6116 6116 6116 2732 2732 2732 2732 WE RD FD000 H 1 1 1 1 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 SRAM3 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 FD7FFH A12 A A13 B A14 C WE CS CS WE OE OE CS OE OE WE CS WE A15 A16 A17 A18 138 G2a G2b A19 G1 CS CS CS CS OE OE OE OE A11 IO/M

  11. 5.2 半导体存储器接口的基本技术 G2a G C B A A19A18 A17A16 A15 A14 A13 A12 A11A10 A9 A8A7 A6 A5 A4A3 A2 A1 A0 D０ A０ A11 D7 ～ ～ 1 2 3 4 1 2 3 4 Y1 Y0 Y3 Y4 Y5 Y6 Y7 Y2 6116 6116 6116 6116 2732 2732 2732 2732 WE RD A12 A A13 B FD800 H 1 1 1 1 1 1 0 1 1 0 0 0 0 0 0 0 0 0 0 0 A14 C SRAM4 WE OE CS WE WE CS CS OE WE CS OE OE A15 A16 A17 A18 138 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 FDFFFH G2a G2b A19 G1 CS CS CS CS OE OE OE OE A11 IO/M

  12. 5.2 半导体存储器接口的基本技术 • 数据线、地址线和控制线与系统总线的连接小结 (1)数据线的连接： 芯片数据线直接和系统数据总线连接(位扩展)。 (2)地址线的连接： 两部分： 片内地址： 系统总线低位地址线直接和芯片的地址线相连。 片选(外)地址： 高位地址经译码器产生芯片选择信号和片选端相连。 三种译码方式: 线译码、部分译码、全译码。 (3)控制线的连接： 总线的读／写操控制线，满足逻辑关系后直接与芯片的读／写信号相连。

  13. 5.3 16位和32位系统中的内存储器接口 XXH 31H 2003H:0000H 32H 2003H:0001H 2003H:0002H 33H 2003H:0003H 01H 02H 2003H:0004H 03H 2003H:0005H (2003H:0005H)=1203H 12H 2003H:0006H (2003H:0006H)=5612H 56H 2003H:0007H 12H 2003H:0008H (2003H:0005H)=03H 00H 2003:0005字单元= 2003H:0009H (2003H:0006H)=12H 2003H:000AH 23H 地址=2003H:0005H 0FH 2003H:000BH (2003H:0006H)=12H 2003H:000CH XXH 2003:0006字单元= 2003H:000DH XXH (2003H:0007H)=56H 地址=2003H:0006H • 16位微机系统中的内存贮器接口 8086的存储器组织:（字节编址） 字：任何两相邻的字节构成一个字。 字的地址：低字节的地址作为这个字的地址。 字的存放：高位字节存放在高地址， 低位字节存放在低地址。

  14. 5.3 16位和32位系统中的内存储器接口 D0 D0~D7连接偶地址，所有的偶地址单元构成偶存贮体 … D7 D8~D15接奇地址。所有的奇地址单元构成奇存贮体。 =0偶地址共有512K→偶存贮体 经D0~D7传送数据 D8 A0= … D15 =1奇地址共有512K→奇存贮体 经D8~D15传送数据 • 16位微机系统中的内存贮器接口 D0~D15与字节单元的连接： XXH 31H 2003H:0000H 32H 2003H:0001H 2003H:0002H 33H 2003H:0003H 01H 02H 2003H:0004H 03H 2003H:0005H 12H 2003H:0006H 56H 2003H:0007H 12H 2003H:0008H 00H 2003H:0009H 2003H:000AH 23H 0FH 2003H:000BH 2003H:000CH XXH 2003H:000DH XXH

  15. 5.3 16位和32位系统中的内存储器接口 A0=1 A0=0 奇存储体： 偶存储体： =0 =0 =1 A1~A19寻址512K奇地址 A1~A19寻址512K偶地址 偶存 储体 奇存 储体 A0 BHE BHE BHE BHE BHE 8086存储体的选择: A0=0 A1~A19寻址512K偶地址 奇偶存储体： A1~A19寻址512K奇地址 • 16位微机系统中的内存贮器接口 A1~A19 A0~A19 地址 锁存 8086 D8~D15 D0~D7

  16. 5.3 16位和32位系统中的内存储器接口 A1~A19 A0 MOV AL，[20H] D8~D15 A0=0 20H地址使能 A1~A19=10H寻址偶存储体 经数据线D0~D7送数据到AL 偶存储体： D0~D7 偶存 储体 奇存 储体 =1 CPU使能 BHE BHE BHE MOV AL，[21H] A0=1 21H地址使能 A1~A19=10H寻址奇存储体 经数据线D8~D15送数据到AL 奇存储体： =0 CPU使能 • 8086存贮器访问操作 字节访问：

  17. 5.3 16位和32位系统中的内存储器接口 A1~A19 A0 D8~D15 MOV AX，[20H] A1~A19=10H寻址偶存储体 经数据线D0~D7送数据到AL A1~A19=10H寻址奇存储体 经数据线D8~D15送数据到AH D0~D7 A0=0 20H地址使能 偶存 储体 奇存 储体 偶存储体 奇存储体 =0 CPU使能 BHE BHE • 8086存贮器访问操作 字访问： 偶地址字读写为一个总线周期。

  18. 5.3 16位和32位系统中的内存储器接口 A1~A19 A0 D8~D15 D0~D7 偶存 储体 奇存 储体 BHE BHE BHE MOV AX，[21H] A0=1 21H地址使能 A1~A19=10H寻址奇存储体 经数据线D8~D15送数据到AL 奇存储体： A0=0 CPU使能地址加1 =0 CPU使能 A1~A19=10H寻址偶存储体 经数据线D0~D7送数据到AH 偶存储体： =1 CPU使能 • 8086存贮器访问操作 字访问： 奇地址字读写为两个连续总线周期。

  19. 5.3 16位和32位系统中的内存储器接口 • 8086存贮器访问操作 字规则存放、非规则存放： 规则存放：（对准的字） 偶数地址开始存放的字。 可完全使用8086的16位数据操作。 非规则存放：（未对准的字） 一个字从奇数地址开始存放(即低字节存放在奇数地址)。 不能完全使用8086的16位数据操作。

  20. 5.3 16位和32位系统中的内存储器接口 4片6116构成8KB 8086CPURAM存储器。 A12 A13 6116 6116 A15 A16 A17 A18 D０ D15 ～ A14 A B ＆ C A19 Y7 Y1 Y2 Y0 Y4 Y2 Y3 Y5 Y6 Y3 Y4 Y5 Y6 Y7 Y0 Y1 6116 6116 138 WE RD BHE A G1 B CS WE WE OE WE CS OE OE WE OE CS CS C 地址范围: F8000H～F9FFFH 138 G2a G2a ＆ M/IO G2b G2b A0 A10 A1 ～ G1 • 16位存贮器接口举例

  21. 32位微机系统中的内存贮器接口 • 是16位机扩展，有4个存贮体，由BE0~BE3实现存贮体的选择，其原理与16位相同，请同学自阅。 • 课后作业： • P224 5.3 5.5

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