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超高速・高周波までの 電子回路・集積回路設計

超高速・高周波までの 電子回路・集積回路設計. 松澤　昭 東京工業大学. 内容. 集中定数回路 集積回路のインタフェ－スと波形品質 集積回路のノイズ 集積回路の配線問題 ＬＣＲ分布定数回路 集積回路からのノイズ輻射 超高速インターフェース まとめ 補足資料. 集中定数回路. １次の系：抵抗と容量の時間応答. 通常のアナログ回路の設計では RC 　１次の回路設計で十分である. RC 回路の場合応答には振動成分は出ない. ステップ波を入力すると素直な応答になる. １次の系：抵抗と容量の周波数応答. 周波数応答も -20dB/dec の穏やかな特性である。.

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超高速・高周波までの 電子回路・集積回路設計

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  1. 超高速・高周波までの電子回路・集積回路設計超高速・高周波までの電子回路・集積回路設計 松澤　昭 東京工業大学 A. Matsuzawa Tokyo Tech

  2. 内容 • 集中定数回路 • 集積回路のインタフェ－スと波形品質 • 集積回路のノイズ • 集積回路の配線問題 • ＬＣＲ分布定数回路 • 集積回路からのノイズ輻射 • 超高速インターフェース • まとめ • 補足資料 A. Matsuzawa Tokyo Tech

  3. 集中定数回路 A. Matsuzawa Tokyo Tech

  4. １次の系：抵抗と容量の時間応答 通常のアナログ回路の設計ではRC　１次の回路設計で十分である RC回路の場合応答には振動成分は出ない ステップ波を入力すると素直な応答になる A. Matsuzawa Tokyo Tech

  5. １次の系：抵抗と容量の周波数応答 周波数応答も-20dB/decの穏やかな特性である。 A. Matsuzawa Tokyo Tech

  6. １次の系：CMOSゲートと容量 CMOSインバータも基本的にはRC1次の系である。 A. Matsuzawa Tokyo Tech

  7. インダクタンス 自己インダクタンス N: 巻き線数 Φ:磁束 H：磁界強度 A：面積 インダクタンスはループ面積に比例する 相互インダクタンス 相互インダクタンスは磁束の結合度合いによる A. Matsuzawa Tokyo Tech

  8. インダクタンス インダクタンスが入ると２次の系になる。 単位長さあたりのインダクタンス（かなりラフな表現） W H H/W=0.1; L=0.23nH/mm H/W= 1; L=0.4nH/mm H/W=10; L=0.88nH/mm 導体 もしくは伝送路に関して以下の関係を用いる 配線のインダクタは凡そ0.2nH/mmから1nH/mm程度を取る 寸法依存は小さい A. Matsuzawa Tokyo Tech

  9. インダクタンスの大きさ P板上では　1nH/mm ～0.5nH/mm程度である A. Matsuzawa Tokyo Tech

  10. 二次の系：RLC Lが加わると２次の系になり、振動成分が現れる。 A. Matsuzawa Tokyo Tech

  11. 二次の系：RLCの応答 振動するか否かは、ダンピングファクターに依存する ダンピングファクターが１以上では振動成分は発生しない。 ダンピングファクター 抵抗が小さいほど、インダクタが大きいほどダンピングファクターは小さくなり振動する A. Matsuzawa Tokyo Tech

  12. 二次の系：RLCの応答の高周波成分 ダンピングファクターが小さいほど振動成分が大きくなる。 A. Matsuzawa Tokyo Tech

  13. ポールの位置と応答 ポールが複素共役根になると振動成分が発生するが ダンピングファクタを１以上にすれば発生しない 複素共役根 （振動） Im x 実根（減衰） Re x x x x 二重根（減衰） A. Matsuzawa Tokyo Tech

  14. 二次の系：RLCの周波数特性 ２次の系であるので高域で-40dB/decの特性となり、減衰が早い 逆に高域特性を伸ばすことができる。 ダンピングファクタを１以上にすれば周波数のピークは抑えられる。 A. Matsuzawa Tokyo Tech

  15. LSIの信号伝送におけるインダクタの影響 伝送路にインダクターがあると負荷容量や寄生容量との間に二次系を作り リンギングを発生させるが、ダンピング抵抗により低減可能である。 A. Matsuzawa Tokyo Tech

  16. LSIの信号伝送におけるインダクタの影響 出力トランジスタのドライブ能力変えることでもリンギングが低減可能である。 A. Matsuzawa Tokyo Tech

  17. 集積回路のインターフェースと波形品質 A. Matsuzawa Tokyo Tech

  18. ＩＣや電源を含めた電流パス 外部回路のドライブではICおよび電源系の電流パスを考える必要がある。 A. Matsuzawa Tokyo Tech

  19. ドライブ波形とグランドバウンス 出力波形はIC内部のGNDバウンスの影響が大きい A. Matsuzawa Tokyo Tech

  20. 電流のリターンパス 出力端を流れる電流は殆どICのGND端を経由して戻る A. Matsuzawa Tokyo Tech

  21. 電源系の電流パス 両エッジにおいて接地側の端子電流が多いが、電源側にもある程度の電流が流れる。 IC内部のパスコンには両エッジにおいてかなりの電流が流れ、 立ち上がりにおいても接地側からパスコンを通じてかなりの電流が流れる。 A. Matsuzawa Tokyo Tech

  22. GND系のインダクタと波形 IC周りの電源やグランドのインダクタが波形に影響する GND系のインダクタを 0.1nH, 0.6nH, 1.1nH, 1.6nHと変化させた A. Matsuzawa Tokyo Tech

  23. 信号伝送におけるインダクタとリターンパス インダクタンスを減らすには １）短い配線 ２）幅広配線 信号は信号近傍を通るときに最もインダクタンスが 小さくなる →リタンパスは信号線近傍に集まる性質がある →伝達経路の遮断やビアでリタンパスを長くしない A. Matsuzawa Tokyo Tech

  24. 集積回路のノイズ A. Matsuzawa Tokyo Tech

  25. ＩＣ内部動作における電源系インピーダンスの影響ＩＣ内部動作における電源系インピーダンスの影響 IC内部のスイッチング動作によりノイズが発生する 外部に漏れる電流がEMIの主原因になる A. Matsuzawa Tokyo Tech

  26. 内部パスコンが小さいとき 内部パスコンが小さいと電源電圧が大きく揺らぎ、波形崩れを生じる IC外部に流れる電流も大きい チップ内パスコン=1nF A. Matsuzawa Tokyo Tech

  27. 内部パスコンがある程度大きいとき 内部パスコンがある程度大きいと電源電圧が安定し波形崩れを生じない IC外部に流れる電流も小さくなる チップ内パスコン=10nF A. Matsuzawa Tokyo Tech

  28. 内部パスコンが大きいとき ある程度以上の大きさになると、それほどは変わらない むしろ、等価抵抗が問題になる チップ内パスコン=100nF A. Matsuzawa Tokyo Tech

  29. IC外部への電源ノイズ 内部パスコンにより外部へのノイズは減らすことができるが 容量をいくら大きくしても等価抵抗が効いてくるので限度がある。 IC外部への電源ノイズ 内部パスコン=1nH 内部パスコン=30nH A. Matsuzawa Tokyo Tech

  30. EMIとデジタルノイズの低減 EMI対策とノイズ低減のためには内部でカップリング容量増大 と電源接続インダクタンスの低減が必要 A. Matsuzawa Tokyo Tech

  31. 容量のインピーダンス特性 容量はある周波数以上ではもはや容量としては取り扱えなくなる。 また、最小の抵抗は１Ω程度と考えて良い 容量の等価回路 A. Matsuzawa Tokyo Tech

  32. 内蔵パスコンの効果 ゲート容量により専用のオンチップパスコンを開発 設計検証段階で、電源波形をSimし、 FFTにより周波数特性を算出 A. Matsuzawa Tokyo Tech

  33. オンチップパスコン使用上の注意 オンチップパスコンにより低周波のノイズは 減るが、高周波ノイズはかえって増加することがある。IC内部において共振回路ができるためと考えられる。 適切な抵抗挿入によるQの減少が必要である。 Advise and data from Dr. Sudoh from Toshiba. A. Matsuzawa Tokyo Tech

  34. 集積回路の配線問題 A. Matsuzawa Tokyo Tech

  35. L W tox スケーリング則:LSI技術の基本原理 スケーリングによりLSIの集積度と性能が向上し、コストが下がった。 寸法縮小率：　0.7 面積縮小率：　0.5 Scaling スケーリングにより殆ど すべての性能を向上できる A. Matsuzawa Tokyo Tech

  36. テクノロジーノードと遅延時間 スケーリングによりゲートの遅延時間は下がった。しかしながら、 0.18um以降は飽和し、低リークトランジスタではむしろ増大している。 5V 2.5V 3V 1V 1.2V 1.5V 1.8V 100 Operating Voltage (V) Low leak (3pA/um) 50 Constant VT Delay time (Arbitral) Middle leak (1nA/um) 10 Scaled VT 5 Constant Vt/VDD 0.1 0.2 0.3 0.5 1.0 Technology node (um) A. Matsuzawa Tokyo Tech

  37. プロセッサーの速度 スケーリングによりプロセッサの速度は向上した. 21264 IBM 1GHz 2 times/3years Merced High-end 700MHz US-3 PC P7 21264 21164 500MHz R14000 21164 P6MMX2 PPC604e 400MHz NEC（研究） US-2 P6 R12000 300MHz P6 Operating frequency 21164 PPC750 Embedded R4400 Pentium MMX R10000 21064 SA110 R10000 200MHz P6 V830R R4400 R5000 SH4 US SA110 V832 R4300 2 times/ 2 years Pentium SH3 R4300 V830 100MHz R4200 SH3 SuuperSparc R3900 R3000 V810 SH2 1996 1997 1994 1995 1998 1999 2000 2001 2002 (CY) Year A. Matsuzawa Tokyo Tech

  38. 配線のスケーリング 配線のスケーリングは　ローカル配線とグローバル配線に分けて考えるべき。 Scaling factor: Sc Global Interconnection Scaling factor: S LSI chip Block Block TR TR Block Local Interconnection A. Matsuzawa Tokyo Tech

  39. 配線問題 配線は高速化・低消費電力化の大敵である。 また、微細デバイスを接続するには微細配線が必要である。 距離 配線 駆動デバイス 受信デバイス ・配線によって生じること 高速化・低消費電力化 ・信号の遅延 ・信号の減衰 ・波形の変形 ・電力の消費 ・電磁波の輻射 ・配線抵抗を下げる ・誘電率を下げる しかし、いずれも限界がある 短い配線で接続できるようにすることが重要 A. Matsuzawa Tokyo Tech

  40. 配線遅延 配線遅延時間は配線のRC積に比例する 配線遅延時間は距離の２乗に比例して遅くなる Length: X Ro Cin Vs Lu Ru Cu Lu is negligible when Wire delay Gate delay A. Matsuzawa Tokyo Tech

  41. d w Wire h H Other Metal or bulk 配線容量 容量は寸法比で与えられるため、微細化で縮小することは困難である。 低誘電率化が低容量化に最も効果がある。 配線ピッチを縮めると線間容量が増加 配線ピッチを緩めると対地容量が増加 →最適なピッチがある →単に横方向を微細化しても容量は減らない 容量値は寸法比で与えられ、絶対的な大きさに依存しない。 J. M. Rabaey, “Digital Integrated Circuits”, pp. 445 A. Matsuzawa Tokyo Tech

  42. 配線抵抗 配線抵抗は寸法そのもので決まるので微細化により増大する S=1.4 ：１世代 L A 配線長のスケーリングでS倍 同一配線長でのスケーリングでS2倍 A. Matsuzawa Tokyo Tech

  43. 配線のスケーリング ・ローカル配線：　　　RC遅延はスケーリングに対して一定 ・グローバル配線：　 RC遅延はスケーリングに対してむしろ増加 　　　　　　　　　　　　　更にチップサイズの増加がこれに拍車をかけている Tdrc will increase at 2x or 3x for one generation ローカル配線の容量は低下しているが、これは 配線長短縮の効果で、単位長さ当たりの容量は一定 S: Device scaling factor Sc: Chip size scaling factor L d w R h C H A. Matsuzawa Tokyo Tech

  44. 分布RC線路 通常のLSIの配線においては分布RC回路で取り扱える。 A. Matsuzawa Tokyo Tech

  45. RC分布定数線路の応答 ＲＣ線路では、伝搬遅延時間だけでなく信号減衰が問題となる 0.13um グローバル配線のパラメータを使用 総配線長　5mm 負荷容量 1pF 負荷容量0.1pF A. Matsuzawa Tokyo Tech

  46. 500 Delay time (ps) Design Rule (um) ゲート遅延と配線遅延 ゲート遅延は減少しているが配線遅延は増加している。 Interconnection delay Gate delay T. Mogami “LP & HS LSI Circuit & Technology” pp. 547-560, Realize Inc. 1998. A. Matsuzawa Tokyo Tech

  47. リーピーターバッファーの挿入 配線長の２乗に比例して遅延時間が増大するので、バッファーを入れて 配線長を短くすると、ゲート遅延が増加しても全体の遅延時間を短縮できる ro RuX Tpd1 CuX Tpd2 Cin RuX/n ro RuX/n ro Cin CuX/n CuX/n 最適数での遅延時間比 リピータバッファの挿入 n（バッファー数） A. Matsuzawa Tokyo Tech

  48. 配線遅延時間の今後の予測 グローバル配線遅延はたとえ、リピータバッファを入れても微細化とともに増大する。 Insertion of repeater Repeater buffer A. Matsuzawa Tokyo Tech

  49. 配線の課題 リピータバッファーが面積・消費電力の大きな問題になる グローバル配線の高速化にはリピータバッファが欠かせないが 今後、それによる面積や消費電力が極端に大きくなり、非現実的になる →このままでは高速化は困難 A. Matsuzawa Tokyo Tech

  50. 配線長分布 短い配線は多く、長い配線は少ない。 階層的な多層配線技術の導入 Lower layer: high density (Hi RC) Upper layer: low density (Lo RC) L = (142,742)1/2 = 377 [gate pitch] Davis, De, and Meindl, IEEE ED-45(3) 580 (1998) A. Matsuzawa Tokyo Tech

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