Test d’un Réseau sur puce générique (generic Network on Chip)

1. Test d’un Réseau sur puce générique(generic Network on Chip) Présenté par: David Bafumba-Lokilo & Silvio Fornera

2. Plan de présentation • Introduction • Le circuit • Hypothèses • Architecture et méthode de test • Simulations • Conclusion • Questions Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test d’un Réseau sur puce générique

3. Introduction • Nous utilisons un circuit NoC générique • Dans ce projet on utilise un circuit de 8x8 avec une largeur d’entrée/sortie de 32 bits. • Le circuit prend en entrée 35 bits dont 3 bits d’adresse de destination. • On utilise une stratégie BIST pour définirl’architécture de test. Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test d’un Réseau sur puce générique

4. F F F F B F F F Le circuit: fonctionnement B F F F 1 F F F F A F F F 0 A F F F 1 B F F F 3x3 8x8 0 B F F F _rts _rtr 1 C F F F C F F F 1 E F F F E F F F 2x2 Le circuit a un comportement de switch fabric Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test d’un Réseau sur puce générique

5. Circuit: Gérance de priorité • les ports _rts(ready to send) et _rtr (ready to receive) sont automatiquement générer en compagnie des ports d’entrée/sortie. • Ils permettent de déterminer la présence ou l’absence de paquet de données dans les ports. C’est une manière de prioriser les ports. Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test d’un Réseau sur puce générique

6. Hypothèses :les hypothèses des fautes Faute d’Adressage: on veut s’assurer que les données sont envoyées à la bonne sortie. Faute de collage: on vérifie que les bits de données ne sont pas collées à 0 ou à 1. Faute de voisinage: on veut vérifier s’il y a des courts circuits dans le cas où les données sont transmises par des busses en parallèle. Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test d’un Réseau sur puce générique

7. L’architecture et méthode de test • L’architecture de test se compose de: • Générateur de vecteurs: LFSR et autres circuits spécifique. • Circuit d’entrée: gère les signaux _rts et _rtr d’entrée avec les vecteurs provenant du LFSR. • Le circuit sous test • Circuit de sortie: gère les signaux _rts et _rtr de sortie et le signal trig. Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test d’un Réseau sur puce générique

8. L’architecture et méthode de testGénérateur de vecteurs X32 + X7 +X6 + X2 + 1 • Le LFSR: • Afin de vérifier la correspondance exacte des destinations des vecteurs, on copie les trois deniers bits(LSB) au début du vecteur. • On utilise le polynômeprimitifsuivant: • Le circuit spécifique: • il est composé d’un compteur pour générer les adresses. • Il génère les vecteurs selon l’hypothèse assumée. Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test d’un Réseau sur puce générique

9. L’architecture et méthode de testCircuit d’entrée Il y a 8 circuits d’entrée. Il permet d’envoyer les vecteurs du LFSR ou du circuit spécifique au circuit sous test en gérant les signaux _rts et _rtr. Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test d’un Réseau sur puce générique

10. L’architecture et méthode de testCircuit de sortie Il y a 8 circuits de sortie. Il sauvegarde le premier vecteur en sortie et vérifie si les 8 autres vecteurs sont égaux. Dans le cas contraire il envoie un signal d’erreur. Il comporte le signal <<trig>> pour chaque circuit de sortie. Ces signaux utilisent une porte ‘ET’ dont la sortie sert de signal de déclenchement du générateur de vecteur. De cette façon on ne perd pas les vecteurs qu’il génère. Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test d’un Réseau sur puce générique

11. L’architecture et méthode de test Device Test input Device Test output DUT trig Générateur de vecteurs Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test d’un Réseau sur puce générique

12. L’architecture et méthode de testMéthode de test • On a fait des tests pour des circuits à 16 bits et 32 bits. • Deuxsortes de test: • exhaustif et aléatoire avec LFSR (test complet du circuit à 16 bits) • fonctionnel • Test avec LFSR • Exhaustif: toutes les fautespossibles • 16 bits : 24 ms(simulation 1h) • 32 bits : 1546 s (temps de simulation très long) • Test aléatoire • Appliquer des vecteursaléatoirement au circuit 32 bits. • Test fonctionnel • On a pigé des vecteurs à appliquer au circuit 32 bits Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test d’un Réseau sur puce générique

13. L’architecture et méthode de test Test fonctionnel CIRCUIT DE VERIFICATION 11001…011AAA 0 0 DUT 11111…111111 trig 7 7 0000…00000 trig 0101…10101 Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test d’un Réseau sur puce générique

14. L’architecture et méthode de test 1 1 1 X X X A A A A A A A A A 11001…011AAA COMPTE 8 VECTEURS CIRCUIT SOUS TEST CIRCUIT DE SORTIE N CIRCUIT D’ENTRÉE Verification AAA = Adresse(N) Phase 1 du test fonctionnel A A A A A A Le vecteur permet de detecter les fautes d’adressage Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test d’un Réseau sur puce générique A A A

15. L’architecture et méthode de test 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 11111…111111 0000…00000 COMPTE 8 VECTEURS CIRCUIT SOUS TEST VERIFICATION CIRCUIT DE SORTIE N CIRCUIT D’ENTRÉE Phase 2 et 3 du test fonctionnel A A A Les vecteurspermettent de detecter les fautes de collage Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test d’un Réseau sur puce générique

16. L’architecture et méthode de test 0 0 0 0 0 0 1 1 1 0 0 0 1 1 1 0101…10101 COMPTE 8 VECTEURS CIRCUIT SOUS TEST VERIFICATION CIRCUIT DE SORTIE N CIRCUIT D’ENTRÉE Phase 4 du test fonctionnel A A A Le vecteurpermet de detecter les fautes de voisinage Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test d’un Réseau sur puce générique

17. L’architecture et méthode de testSimulations • Problème de synchronisation • Perte de données du LFSR • Utilisation du TEXTIO du vhdl: voir les données en sortie par des fichiers. • Temps de simulation: • 16 bits: test complet 24 ms – 1h de simulation. test fonctionnel: 11.5 μs • 32 bits : estimation de 1546 s (temps de simulation très long) Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test d’un Réseau sur puce générique

18. Conclusions • On a pu définir des hypothèse de faute pouvant se retrouver dans le circuit. • La connaissance du circuit interne est requise pour développer d’autres techniques de détection des fautes. • On a developpé une architecture générique complete de test integré independent de la structure. • Test complet possible pour le circuit à 16 bits, pas pour celui à 32: • Test aléatoire (specification de couverture) • Test fonctionnel • Complexité: n2 par rapport au nombre de portes • Problèmes: • Taux de couverture • Surface Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test d’un Réseau sur puce générique

19. Questions Test d’un Réseau sur puce générique