1 / 9

Татьяна Сергеева leonsia@ispras.ru

ISP. RAS. Высокоуровневая спецификация иерархии памяти микропроцессоров: приложение для генерации тестовых программ. Татьяна Сергеева leonsia@ispras.ru. Institute for System Programming of the Russian Academy of Sciences (ISPRAS) http://hardware.ispras.ru. Иерархия памяти.

lesley-crawford
Download Presentation

Татьяна Сергеева leonsia@ispras.ru

An Image/Link below is provided (as is) to download presentation Download Policy: Content on the Website is provided to you AS IS for your information and personal use and may not be sold / licensed / shared on other websites without getting consent from its author. Content is provided to you AS IS for your information and personal use only. Download presentation by click this link. While downloading, if for some reason you are not able to download a presentation, the publisher may have deleted the file from their server. During download, if you can't get a presentation, the file might be deleted by the publisher.

E N D

Presentation Transcript

  1. ISP RAS Высокоуровневая спецификация иерархии памяти микропроцессоров:приложение для генерации тестовых программ Татьяна Сергеева leonsia@ispras.ru Institute for System Programming of the Russian Academy of Sciences (ISPRAS) http://hardware.ispras.ru

  2. Иерархия памяти Увеличение скорости чтения/записи Уменьшение времени хранения информации Увеличение ёмкости Увеличение времени доступа Регистры L1 (inst) L1 (data) L2 (data and instructions) L3 Оперативная память Institute for System Programming of the Russian Academy of Sciences (ISPRAS), 2013 2 of 9

  3. Кэш-память • Обмен данными между кэшем и ОП осуществляется блоками фиксированного размера • Адресный тэг блока содержит служебную информацию о блоке (соответствие области ОЗУ, свободен/занят блок) • Нахождение данных в кэше — попадание - hit, отсутствие — miss • При промахе происходит обновление содержимого кэша — вытеснение • Стратегии вытеснения: случайный выбор блока, LRU, FIFO Institute for System Programming of the Russian Academy of Sciences (ISPRAS), 2013 3 of 9

  4. Кэш-память Line Tag Data Index Set Line Line Line Line Line Line Line Line Tag Institute for System Programming of the Russian Academy of Sciences (ISPRAS), 2013 4 of 9

  5. Типы тестовых ситуаций для MMU • Mapped • Cached • TLBHit • Valid • L1Hit • L2Hit Иерархия тестовых ситуаций Institute for System Programming of the Russian Academy of Sciences (ISPRAS), 2013 5 of 9

  6. CPU Instruction set Sim-nML MMU ? Обоснование проблемы Institute for System Programming of the Russian Academy of Sciences (ISPRAS), 2013 6 of 9

  7. Цели и задачи работы Создание средств для генерации тестовых программ для MMU • Разработка языка высокого уровня для формальной спецификации MMU • Описание буферов • Связывание буферов в иерархию • Задание политик обмена между кэшами разного уровня • Методы генерации тестов на основе формальной спецификации MMU Institute for System Programming of the Russian Academy of Sciences (ISPRAS), 2013 7 of 9

  8. Формальная спецификация MMU buffer L1 { associativity = 4; sets = 128; line = (tag:30, data:256); index(addr:PA) = addr<9..8>; match(addr:PA) = line.tag == addr<39..10>; policy = LRU; } • Уровень ассоциативности • Число множеств • Структура блока данных (поля и их размер) • Функция вычисления позиции данных на основе адреса • Предикат проверки промаха/попадания • Стратегии замещения данных при промахе Institute for System Programming of the Russian Academy of Sciences (ISPRAS), 2013 8 of 9

  9. Спасибо! Institute for System Programming of the Russian Academy of Sciences (ISPRAS), 2013 9 of 9

More Related