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5.5 总线时序

5.5 总线时序. 时序 （ Timing ）描述各信号随时间的变化及相互间的因果关系。 总线时序描述 CPU 引脚如何实现总线操作 CPU 时序决定系统各部件间的同步和定时. 什么是 总线操作 ？. 5.5.1 基本的总线操作. 总线操作 是指 CPU 通过总线对外进行的各种操作 8086 的总线操作主要有： 存储器及 I/O 的 读操作 存储器及 I/O 的 写操作 中断响应操作 总线请求及响应操作 总线空闲 —— 指 CPU 正进行内部操作、不进行对外操作的 总线 空闲状态 Ti. 什么是 总线周期 ？. 8086 的总线时序 （续）.

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5.5 总线时序

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Presentation Transcript

  1. 5.5 总线时序 • 时序（Timing）描述各信号随时间的变化及相互间的因果关系。 • 总线时序描述CPU引脚如何实现总线操作 • CPU时序决定系统各部件间的同步和定时 什么是总线操作？ 1

  2. 5.5.1 基本的总线操作 • 总线操作是指CPU通过总线对外进行的各种操作 • 8086的总线操作主要有： • 存储器及I/O的读操作 • 存储器及I/O的写操作 • 中断响应操作 • 总线请求及响应操作 • 总线空闲——指CPU正进行内部操作、不进行对外操作的总线空闲状态Ti 什么是总线周期？ 2

  3. 8086的总线时序（续） • 任何指令的取指都会产生存储器读总线周期，读取的内容是指令代码 • 任何一条以存储单元为源操作数的指令都将引起存储器读总线周期，任何一条以存储单元为目的操作数的指令都将引起存储器写总线周期 • 执行IN指令产生I/O读总线周期，执行OUT指令产生I/O写总线周期 • CPU响应可屏蔽中断时产生中断响应总线周期 指令 add [bx], ax 将产生那些总线周期？ 如何实现同步？ 3

  4. 8088的总线时序（续） • 总线操作中的时序同步 • CPU总线周期采用同步时序： • 各部件都以系统时钟信号为基准 • 当相互不能配合时，快速部件（CPU）插入等待状态等待慢速部件（I/O和存储器） • CPU与外设接口常采用异步时序，它们通过应答联络信号实现同步操作 4

  5. 最小组态的总线时序 • 本节展开微处理器最基本的 4 种总线周期 • 存储器读总线周期 • 存储器写总线周期 • I/O读总线周期 • I/O写总线周期 5

  6. 存储器写总线周期 P194 T1 T2 T3 T4 CLK M /IO A19～A16 S6～S3 A19/S6～A16/S3 A7～A0 输出数据 AD15～AD0 ALE WR READY （高电平） 6

  7. 存储器写总线周期 • T1状态——输出20位存储器地址A19～ A0 ，IO/-M输出低电平，表示存储器操作；ALE输出正脉冲，表示复用总线输出地址 • T2状态——输出控制信号-WR和数据D7～D0 • T3和Tw状态——检测数据传送是否能够完成 • T4状态——完成数据传送 7

  8. 8088 I/O写总线周期 T1 T2 T3 T4 CLK IO/M S6～S3 0000 A19/S6～A16/S3 A15～A8 A15～A8 A7～A0 输出数据 AD7～AD0 ALE WR READY （高电平） 8

  9. 8088 I/O写总线周期 • T1状态——输出16位I/O地址A15～A0，IO/-M输出高电平，表示I/O操作；ALE输出正脉冲，表示复用总线输出地址 • T2状态——输出控制信号-WR和数据D7～D0 • T3和Tw状态——检测数据传送是否能够完成 • T4状态——完成数据传送 9

  10. 演示 8088 存储器读总线周期 T1 T2 T3 T4 CLK IO/M A19～A16 S6～S3 A19/S6～A16/S3 A15～A8 A15～A8 输入数据 A7～A0 AD7～AD0 ALE RD READY （高电平） 10

  11. 8088 存储器读总线周期 • T1状态——输出20位存储器地址A19～A0 ，IO/-M输出低电平，表示存储器操作；ALE输出正脉冲，表示复用总线输出地址 • T2状态——输出控制信号-RD • T3和Tw状态——检测数据传送是否能够完成 • T4状态——前沿读取数据，完成数据传送 11

  12. 8088 I/O读总线周期 T1 T2 T3 T4 CLK IO/M S6～S3 0000 A19/S6～A16/S3 A15～A8 A15～A8 A7～A0 AD7～AD0 输入数据 ALE RD READY （高电平） 12

  13. 8088 I/O读总线周期 • T1状态——输出16位I/O地址A15～A0 ，IO/-M输出高电平，表示I/O操作；ALE输出正脉冲，表示复用总线输出地址 • T2状态——输出控制信号-RD • T3和Tw状态——检测数据传送是否能够完成 • T4状态——前沿读取数据，完成数据传送 13

  14. 插入等待状态Tw 演示 • 同步时序通过插入等待状态，来使速度差别较大的两个部件保持同步 • 在读写总线周期中，判断是否插入Tw 1. 在T3的前沿检测READY引脚是否有效 2. 如果READY无效，在 T3 和T4 之 间插入一个等效于 T3的Tw，并在 Tw 前沿继续检测READY引脚是否有效 3. 如果READY有效，执行完该 T状态，进入 T4状态 14

  15. T1 T2 T3 T4 最大组态下的8088时序 CLK S2～S0 110 111 S6～S3 A19～A16 A19/S6～A16/S3 A15～A8 A15～A8 A7～A0 AD7～AD0 输出数据 ALE MWTC 写命令 AMWTC 由8288 产生 DT/R DEN 15

  16. T1 T2 T3 T4 最大组态下的读总线时序 CLK 101 111 S2～S0 A19～A16 S6～S3 A19/S6～A16/S3 A15～A8 A15～A8 A7～A0 输入数据 AD7～AD0 ALE MRDC 由8288 产生 DT/R DEN 16

  17. 5.6 8086/8088的多处理器系统 • 除主处理器外，附加若干个特定功能的处理器（如数值处理器）组成多处理器系统。 • 需进行总线的争用及相互通信。 • 最大模式用来实现多处理器系统。 • P196图5.11 17

  18. 5.7 IBM PC系统组成原理 • 5.7.1 IBM PC系统的硬件结构 • 1.支持IBM PC 工作的核心部件 • 2. IBM PC 的系统板 • 3.其他芯片 • 4.扩充槽与扩充板 • 5.其他零星硬件 • 5.7.2 IBM PC主机板结构 • 1. CPU 电路 • 2. 存储器电路 • 3. I/O结构电路及总线扩展槽 18

  19. 5.7.3 IBM PC/XT机的内存分配 • 1. RAM • 2. ROM • 3. 保留区 • 5.7.4 IBM PC/XT机的I/O接口电路 • 5.7.5 PC总线 19

  20. 第 4 章教学要求 • 了解8088的两种组态形式； • 掌握最小组态下的引脚定义、总线形成和总线时序； • 了解最大组态下的引脚定义、总线形成和总线时序； 20

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