崑山科技大學 電子工程系 99 學年度 學生實務專題成果展

1. 崑山科技大學 電子工程系99學年度 學生實務專題成果展 中文題目：以 0.18-µm製程模擬三級自我穩壓環型振盪器 組員:侯佑民、李文凱 圖(五):Vctrl為0.8伏特VDD為1.8伏特 圖(六): Vctrl與VDD都為1.8伏特的輸出波 的輸出波形 形 3.1 電壓-頻率 3.2 電壓-消耗功率 3.3 相位雜訊 3.4 輸出功率 圖(七): 為此振盪器佈局圖 圖(八): 為此振盪器和新店路佈局圖 4.參考文獻 [1] J. Craninckx and M. Steyaert, “Wireless CMOS Frequency Synthesizer Desige,” Kluwer Academic Publishers, Boston, 1988, pp.40. [2] I.-C. Hwang and S.-M. Kang,”A Self-regulating VCO with supply sensitivity of <0.15%-delay/1%-supply,” in IEEE Int. Solid-State Circuit CConf. Dig. Tech. Papers, pp. 140-141,453, Feb. 2002. [3] Adel S. Sedra and Kenneth C. Smith, Microelectronic Circuits, 5th edition, 2004, pp. 45-46. [4] J. Craninckx and M. Steyaert, “A 1.8-GHz low-phase noiseCMOS VCO using optimized hollow spiral inductors,” IEEE J. Solid-State Circuits, vol. 32, May 1997, pp. 736–744. [5] C. H. Park and B. Kim, “A low-noise, 900-MHz VCO in 0.6-μm CMOS,” IEEE J. Solid-State Circuits, vol. 34, May 1999, pp. 586–591. [6] D. Y. Jeong, S. H. Chai, W. C. Song, and G. H. Cho, “CMOS current controlled oscillator using multiplefeedback-loop ring architecture,” in Proc. Int. Solid- State Circuit Conf., Feb. 1997, pp. 386–387. [7] M. Thamsirianunt and T. A. Kwasniewski, “CMOS VCO’s for PLL frequency synthesis in GHz digital mobile radio communications,” IEEE J. Solid-State Circuits, vol. 32, Oct. 1997, pp. 1511–1524. [8] N. M. Nguyen and R. G. Meyer, “A 1.8-GHz monolithic LC voltage controlled oscillator,” IEEE J. Solid-State Circuits, Mar. 1992, pp. 444–450. 摘要 使在用此論文，我們提出三級自我穩壓環型振盪器。我們 H-spice在TSMC 0.18μm出頻率。並且模擬顯示這樣的製振程盪中器成電功路的能驗穩證定出的有從輸 0.8 V 到1.8V 的電壓工作。當電壓接近於1.8V 盪頻率將超過 時，振 1.755GHz, 電壓接近於0.8V 率將超過 時，振盪頻 0.466GHz。這個振盪器可以在低電壓0.8V 開始啟振，當電壓只是 時 0.8V 時輸出的頻率大約為 466MHz頻範圍，。並最且後也模有擬低結相果位顯雜示訊此特振性盪。器不僅有好的寬調 關鍵詞:相位雜訊，環型振盪器，調頻範圍。 1. 前言 在現在的電子及通訊電路中，鎖相迴路(PLL)是一種常見且在鎖相迴路通訊的系核中，受到相當廣泛運用電路，其中鎖相迴路裡的核心電路就是壓控振盪器 (VCO)然而壓控振盪器容易受到環境的影響 ， (如電源電壓變化時 的的穩影定響度、環境溫度變化時的穩定度、外界磁場與振動的影響 )以及電路本身的雜訊太大，而這些情形將會影響到鎖相迴路無法進行相位鎖定與輸出波形的跳動。 所以對於壓控振盪器而言，如何設計出一個達到穩定且低雜訊、線性調變頻率、對電源與溫度的穩定度、低功率消耗及高頻化是目前研究的趨勢，一般情況下，振盪器可分為LC振盪器與環形振盪器兩種。LC振盪器的優勢在於Q值較高相位雜訊較好，通常比環形振盪器好10~20dB[1]，而環形振盪器面積小，不需要使用到電感，相對的可積體化程度較高，因此各有各的優缺點。 而在此將提出以三級自我穩壓環形振盪器[2]，來設計出一個寬調頻範圍、相位雜訊小的壓控振盪器。 2. 電路架構與動作原理 2.1 電路結構 我們使用自我穩壓電路當一個延遲電路如圖(一)所示，我們建立三個延遲單元，如圖二所示。 每一自我穩壓延遲單元都有一個控制線(Vctrl)來控制頻率的快慢，如圖(二)左下角所示。 此振盪器是一個對稱的架構。振盪器的頻率是由Vctrl輸入決定輸出頻率的快慢。在此我們將提出各種模擬數據結果來證明這樣的振盪器為有用的、且容易設計與高靈活的特性。 圖(二)我們將整個電路分成三個延遲單元，每個延遲單元正、負輸出給下一級正、負輸入，如此會產生H、L變化，因而產生振盪效果，我們將給一個Vctrl控制電壓來做調變，Vctrl的大小與輸出頻率成正比。進而探討電壓-頻率曲線圖、電壓-功率曲線圖、相位雜訊圖及輸出功率圖的模擬結果。 圖(一): 自我穩壓遲延單元 圖(二): 三級的自我穩壓環形振盪器 考慮到在量測時的負載效應，所以最後在輸出點(out)作虛擬負載電路，圖(三)C1是晶片中的DC BLOCK 大電容、C2是模擬IC PAD所產生的寄生效應、L是預估頻率高時的導線電感效應、最後的R為輸出阻抗匹配(配合高頻測試儀器，標準值為50Ω)。 2.2 動作原理與理論 由圖(一)看出Vop+接下一級Vip+，Vop-接下一級Vip-，Von+接下一級Vin+，Von-接下一級Vin-，如圖(二)所示，依此方式相接，Vin+，Von-互為反向，Von+與Von-互為反向，接到下一級將輸出改變成新的相位而此電路優點有:對電源雜訊免疫力較高，其中圖(一)M5，M6補償電源變動延遲，M2、M9抵抗電源變動延遲。 圖(三): 虛擬負載電路 表(一): 三級自我穩壓環形振盪器動作狀態表 表(一)為此振盪器簡單的輸出與輸入的狀態表，其中Vop+與Vop-互為反向，其中Von+與 Von-互為反向，由圖(一)可推斷出來。假設輸入為State1時，下一個狀態H與L互換成為State2 ，若輸入為State2時，下一個狀態H與L互換成為State1，最後會維持在狀態1(State1)和狀態 2(State2)之間互換，因而產生振盪的結果。 3. 模擬結果 在這裡，我們使用H-Spice和Advanced Design System(ADS)這兩套軟體，以及TSMC 0.18μm製程 model 來模擬圖(一)的電路，我們使用的元件有PMOS(電晶體)、BJT(電晶體)、 NMOS(電晶體)、CMOS反向器，其中所有MOS的通道長度(L=0.18 μm)、PMOS的寬度， NMOS的寬度因不同的方式有不同的寬度。圖(五)是當Vctrl為0.8伏特VDD為1.8伏特時，輸出 頻率為0.466GHz，圖(六)是Vctrl與VDD都為1.8伏特時，輸出頻率為1.755GHz輸出波形如下 圖所示。