1 / 9

מימוש Link Layer controller לפרוטוקול FireWire IEEE 1394

מימוש Link Layer controller לפרוטוקול FireWire IEEE 1394. מבצעים: נדב אורג , נמרוד אורג מנחה: יבגני פיקסמן. תוכן המצגת. רקע כללי מטרת מפרויקט תאור מבנה הפרויקט דרישות חומרה לוח זמנים. רקע כללי. Fire Wire הנו עורק סריאלי המוגדר בתקן " IEEE 1394”. היתרונות העיקריים הם :

aelwen
Download Presentation

מימוש Link Layer controller לפרוטוקול FireWire IEEE 1394

An Image/Link below is provided (as is) to download presentation Download Policy: Content on the Website is provided to you AS IS for your information and personal use and may not be sold / licensed / shared on other websites without getting consent from its author. Content is provided to you AS IS for your information and personal use only. Download presentation by click this link. While downloading, if for some reason you are not able to download a presentation, the publisher may have deleted the file from their server. During download, if you can't get a presentation, the file might be deleted by the publisher.

E N D

Presentation Transcript

  1. מימושLink Layer controllerלפרוטוקולFireWireIEEE 1394 מבצעים: נדב אורג , נמרוד אורג מנחה: יבגני פיקסמן

  2. תוכן המצגת • רקע כללי • מטרת מפרויקט • תאור מבנה הפרויקט • דרישות חומרה • לוח זמנים

  3. רקע כללי • Fire Wireהנו עורק סריאלי המוגדר בתקן"IEEE 1394”. • היתרונות העיקריים הם: • עלות נמוכה, גמישות, כבל דק ואמין. • Plug&Play. • קצב העברה גבוה עד 400Mb/sec . • תמיכה בReal TimeכמוAudio ,Video • תמיכה בחיבור של עד ל-64 צמתים לרשת.

  4. רקע כללי (המשך) • קישור בפרוטוקולFireWireבין קסדת הטייס ליחידות העיבוד במטוס

  5. מטרת הפרויקט • לימוד והבנת פרוטוקולFireWire • מימוש ובדיקת ה- Link Controller

  6. Physical Layer Link Layer Controller BUS תאור מבנה פרויקט • קצב העברת מידע ביןLLC ל- 50MHZ PHY • קצב העברת מידע ביןLLC ל- BUS עד 60MHZ

  7. ReceiveAck Cycle master משדר מקלט Receive FIFO Transmit FIFO 32 32 32 32 מעגל אתחול ותקשורת ל - PHY 32 32 32 Cycle Monitor 32 32 32 רגיסטרי אתחול , בקרה וסטטוס ISO Transmit Context Async Transmit Context ממשק ל BUS ISO Receive Context מעגלי בדיקה ויצירתCRC מעגלי ממשק לPHY Async Receive Context

  8. דרישות חומרה • כתיבת מודולי הבקר בVHDL • כתיבתTest Bench • ביצוע סינתזה לFPGA • בדיקת תזמונים

  9. לוח זמנים 20.11.00 , 23.11.00 –הגשת דו"ח אפיון פרוייקט לצוות המעבדה 26.11.00 - העמקה בפרוטוקול תקשורת ביןPHY לLINK LAYER 03.12.00 - הגדרת פרוטוקול ביןLINK LAYER ל- BUS , הגדרת כל כניסות/יציאות לLINK LAYER 10.12.00 - חלוקת מודולים לפי סוג שיטות שידור ( ISO , ASYNC ) 17.12.00 - סיום סכמת מלבנים ברמה 1 (כולל קלט/פלט לכל מודול ) והתחלת אפיון מודולים ברמה 2 24.12.00 - המשך אפיון מודולים ברמה 2 31.12.00–הצגת דו"ח אמצע פרוייקט לצוות המעבדה.

More Related