Ben Bruidegom AMSTEL-instituut Universiteit van Amsterdam Reehorstconferentie 2007

1. NLT-module Digitale Techniek Ontwerpen van digitale schakelingen met SIM-PL Ben Bruidegom AMSTEL-instituut Universiteit van Amsterdam Reehorstconferentie 2007

2. What is SIM-PL?SIM-PL: • Simulatie ‘tool’ voor digitale schakelingen • Inputs/outputs are ‘0’ or ‘1’ • Complexiteit: van poort tot processor • Laat zien wat er achtereenvolgens gebeurt als er een instructie van een computerprogramma wordt uitgevoerd. • “The hardware/software interface” • Auteursomgeving voor docenten, scholieren en studenten

3. Waar kun je SIM-PL bij gebruiken? Computer architectuur Pipeline processor Assembly programming One cycle machine Calculator Embedded Systems File of registers/ALU Register Flipflop/XOR Digital electronics Gate

4. Schakeling Basic components Input/Output Connections & & & 1 Constructie van componenten en schakelingen (Basic) component • Component lay-out • Inputs/Outputs • Programming • Delay p q a & M Y b r

5. Circuits (hierarchy) Basic components Input/Output Connections & & & 1 Construction of components en circuits (Basic) component • Component lay-out • Inputs/Outputs • Programming • Delay p q & M r

6. Circuits (hierarchy) Basic components Input/Output Connections & & & 1 Construction of components en circuits (Basic) component • Component lay-out • Inputs/Outputs • Programming • Delay p q a & M Y b r

7. Circuits (hierarchy) Basic components Input/Output Connections & & & 1 Construction of components en circuits (Basic) component • Component lay-out • Inputs/Outputs • Programming • Delay p q a & M Y b Y = a && b; r

8. Circuits (hierarchy) Basic components Input/Output Connections & & & 1 Construction of components en circuits (Basic) component • Component lay-out • Inputs/Outputs • Programming Event triggered - Input Change - Clock Rising - Clock falling • Delay p q a & M Y b Y = a && b; r

9. Circuits (hierarchy) Basic components Input/Output Connections & & & 1 Construction of components en circuits (Basic) component • Component lay-out • Inputs/Outputs • Programming • Delay (propagation delay) p a & Y b q M a b r Y time

10. Circuits (hierarchy) Basic components Input/Output Connections & & & 1 Construction of components en circuits (Basic) component • Component lay-out • Inputs/Outputs • Programming • Delay p q a & M Y b r

11. Circuits (hierarchy) Basic components Input/Output Connections & & & 1 Construction of components en circuits (Basic) component • Component lay-out • Inputs/Outputs • Programming • Delay p q a & M Y b r

12. Circuits (hierarchy) Basic components Input/Output Connections (wires) & & & 1 Construction of components en circuits (Basic) component • Component lay-out • Inputs/Outputs • Programming • Delay p q a & M Y b r M = (p and q) or (q and r) or (p and r)

13. Ontwerpen van een digitale schakeling

14. problem solution

15. problem Truth table solution

16. problem Truth table Boole expression solution

17. problem Truth table Boole expression Reduced Boole expression solution

18. problem Truth table Boole expression Reduced Boole expression solution Boole algebra

19. Implementation problem Truth table Boole expression Reduced Boole expression solution Boole algebra

20. Majority voting system Set value • redundant system a c b a Signal cond. sensor a Majority Voter Valve control b v Signal cond. sensor b c Vat Signal cond. sensor c valve

21. Truth table

22. Truth table

23. Truth table  Boole exp.

24. Boolean expression v = (not(a) and b and c) or (a and not(b) and c) or (a and b and not(c)) or (a and b and c). Max term representatie

25. Boole expr.  simplified Boole expr. v = (not(a) and b and c) or (a and not(b) and c) or (a and b and not(c)) or (a and b and c). not or and

26. Boole expr.  simplified Boole expr.

27. Boole expr.  simplified Boole expr.

28. Simplified Boole expression v = (b and c) or (a and c) or (a and b).

29. Implementation y y & 1 z and y z or y z z AND-gate OR-gate

30. Implementation with AND- and OR-gates v = (a and b) or (a and c) or (b and c). & & & &

31. Implementation with AND- and OR-gates v = (a and b) or (a and c) or (b and c). a b c & 1 & v &

32. Opgave: Ontwerp een Multiplexer Als S = ‘0’ wordt het signaal op ingang a doorgelaten Als S = ‘1’ wordt het signaal op ingang b doorgelaten.

33. Opgave: Ontwerp een Multiplexer • Stap 1: Maak de waarheidstabel ( 3 variabelen; 8 regels) • Stap 2: Maak de Boole-expressie (Maxterm representatie) • Stap 3: Vereenvoudig deze expressie • Stap 4: Implementeer een schakeling met poorten. • Stap 5: Test schakeling • Als test voldoet  klaar • Als test faalt  ga weer na stap 1

34. Oplossing: Stap 1: De waarheidstabel Als S = ‘0’ wordt a doorgelaten Als S = ‘1’ wordt b doorgelaten.

35. Oplossing: Stap 2: Boole-uitdrukking

36. Oplossing: Stap 3: Vereenvoudigen

37. Oplossing: Stap 4: Ontwerp implementeren

38. Oplossing: Stap 5: Testen met Executer

39. SIM-PL & het vo-vak: informatica Computer architectuur Pipeline processor Assembly programming One cycle machine Calculator Calculator Embedded Systems File of registers/ALU Register Flipflop/XOR Digital electronics Gate

40. ADDI $4, $3, 0200Hex Een basale calculator

41. SIM-PL is gemaakt door Wouter Koolen-Wijkstra Wouter is Master of Logic en is gestart met promotieonderzoek aan het Centrum voor Wiskunde en Informatica.

42. www.science.uva.nl/amstel/SIM-PL/voortgezet onderwijs  NLT Te downloaden: • Deze presentatie • Onderwijsmateriaal • SIM-PL 2.1.1 + Componenten

43. Sponsors: • Stichting Edict • Digitale Universiteit • Instituut voor Informatica UvA • Bètapartners

44. Vragen?