1 / 28

Shema

Shema. Oba tranzistora su obogaćenog tipa. Statički uvjeti rada. Svojstva. Naponi logičkih razina U 0 = 0 i U 1 = U DD . Naponi U 0 i U 1 ne ovise o dimenzijama tranzistora. U statičkim stanjima izlaz je uvijek preko konačnog otpora spojen ili prema masi ili prema naponu napajanja.

ashtyn
Download Presentation

Shema

An Image/Link below is provided (as is) to download presentation Download Policy: Content on the Website is provided to you AS IS for your information and personal use and may not be sold / licensed / shared on other websites without getting consent from its author. Content is provided to you AS IS for your information and personal use only. Download presentation by click this link. While downloading, if for some reason you are not able to download a presentation, the publisher may have deleted the file from their server. During download, if you can't get a presentation, the file might be deleted by the publisher.

E N D

Presentation Transcript

  1. Shema Oba tranzistora su obogaćenog tipa

  2. Statički uvjeti rada

  3. Svojstva • Naponi logičkih razina U0 = 0 iU1 = UDD. • Naponi U0 i U1 ne ovise o dimenzijama tranzistora. • U statičkim stanjima izlaz je uvijek preko konačnog otpora spojen ili prema masi ili prema naponu napajanja. • Ulaz CMOS invertora je visokoomski, što omogućuje veliki faktor grananja izlaza. • U statičkim stanjima sklop radi bez potrošnje.

  4. Statičke karakteristike 0,18 μm‑ski proces

  5. Dinamički uvjeti rada porast izlaznog napona pad izlaznog napona ukupno vrijeme kašnjenja:

  6. Statička analizaPrag okidanja Napon praga okidanja:UP→UUL=UIZ uz: IDn=-IDp aproksimacija: za: UP=UDD/2 →r= 1

  7. Statička analizaPodešavanje napona praga okidanja SPICE analiza:

  8. Statička analizaGranice smetnji – jedinični nagib Primjer: UULN= 0,77 V, UULV= 1,02 V,GSN= 0,77 V, GSV= 1,8 - 1,02 = 0,78 V,

  9. Statička analizaGranice smetnji – primjena bistabila Primjer: GS= 0,66 V

  10. Statička analizaSkaliranje napona napajanja

  11. Dinamička analizaParazitni kapaciteti KapacitetiCgd12:

  12. Dinamička analizaDoprinosi kapaciteta KapacitetiCbd1 i Cbd2: KapacitetiCg3 i Cg4: Ukupni kapacitetCP:

  13. Dinamička analizaPrimjer: koeficijenti Keq prosječnog kapaciteta Prijelaz izlaznog napona: uIZ= 1,8 V → 0,9 V nMOS tranzistor: uBD=-uIZ U1=-uIZ1=- 1,8V, U2=-uIZ2=- 0,9V, pMOS tranzistor: uDB=uIZ-UDD U1=uIZ1-UDD=0V, U2=uIZ2-UDD=- 0,9V

  14. Dinamička analizaPrimjer: koeficijenti Keq prosječnog kapaciteta Prijelaz izlaznog napona: uIZ= 0 V → 0,9 V nMOS tranzistor: uBD=-uIZ U1=-uIZ1=0V, U2=-uIZ2=- 0,9V, pMOS tranzistor: uDB=uIZ-UDD U1=uIZ1-UDD=- 1,8V, U2=uIZ2-UDD=- 0,9V

  15. Dinamička analizaParazitni kapaciteti- primjer CMOS invertor: • l= 0,1 mm • kapacitet metala iznad podlogeCm1 = 38 aF/mm2 • kapacitet polisilicija iznad podlogeCp1 = 105 aF/mm2

  16. Dinamička analizaParazitni kapaciteti– primjer rezultati

  17. Dinamička analizaNadomjesni otpor nMOS tranzistor: Za proračun vremena kašnjenja: pMOS tranzisitor:

  18. Dinamička analizaVrijeme kašnjenja SPICE analiza: aproksimacija:

  19. Dinamička analizaPrstenasti oscilator • Sastoji se od neparnog broja invertora spojenih u lanac. • Oscilira maksimalnom brzinom koju određuje kašnjenje signala kroz pojedine dijelove sklopa. • Perioda oscilacija:T=n (tdNV+tdVN)

  20. Dinamička analizaUtjecaj parametara sklopa na brzinu rada Promjena vremena kašnjenja s naponom napajanja

  21. Dinamička analizaOptimiranje vremena kašnjenja Vrijeme kašnjenja može se skratiti: • smanjenjem kapaciteta CP, • povećanjem kp i kn (s povećanjem omjera W/L), • povećanjem UDD. Topološko optimiranje vremena kašnjenja: Cint - kapacitet invertora (2Cgd1, 2Cgd2, Cbd1 i Cbd2), Cext - kapacitet opterećenja (Cg3, Cg4 i Cw) Optimiranje vremena kašnjenja povećanjem širine tranzistora:

  22. Dinamička analizaOptimiranje vremena kašnjenja Optimiranje vremena kašnjenja podešavanjem odnosa veličina pMOS i nMOS tranzistora: Uz Cd2bCd1 i Cg2bCg1

  23. Dinamička analizaOptimiranje vremena kašnjenja Promjena vremena kašnjenja CMOS invertora s omjerom širina pMOS i nMOS tranzistora.

  24. Dinamička analizaInvertor za veća kapacitivna opterećanja Upravljanje jednim invertorom Upravljanje kaskadom invertora Broj invertora n koji minimizira vrijeme kašnjenja:

  25. Disipacija snage Dinamička disipacija zbog nabijanja i izbijanja kapaciteta

  26. Disipacija snage Dinamička disipacija zbog izravnog toka struje Uz UDD >> UGS0 Statička disipacija

  27. Produkt snaga-vrijeme kašnjenja Produkt snaga‑vrijeme kašnjenja: Uz fmax= 1/(2 td): Produkt energija‑kašnjenje: Primjer: UDD= 1,1 V → td= 87,2 ps PDP= 5,10 fJ EDPmin= 4,45∙10-25 Js

More Related