第 5 章多级结构的存储系统

CPU 主存储器虚拟存储器高速缓存第5章多级结构的存储系统 5.1 三级结构存储系统概述三级结构的存储系统

采用多级结构存储系统的目的 通过把读写速度高，但容量小、存储的单位成本最高的高速缓冲存储器（Cache）与读写速度略慢、但容量可以更大、价格适中的主存储器，和读写速度最慢、但容量可以极大、存储价格最低的高速磁盘空间（虚拟存储器），组合成统一管理与调度的一体化的存储器系统，以便达到高速度、大容量、低价格的目的，即得到具有更高的运行性能/价格比的存储器系统。

三级结构的存储系统的运行原理 三级结构的存储系统的运行原理是建立在程序运行的局部性原理之上的。程序运行的局部性原理主要体现在以下三个方面：（1）时间方面：在一小段时间内，最近被访问过的程序和数据很可能再次被访问。（2）空间方面：这些最近被访问过的程序和数据，往往集中在一小片存储区中。（3）指令执行顺序方面：指令顺序执行比转移执行的可能性要大（大约5 ：1）。

多级结构存储系统的一致性原则和包含性原则 一致性原则：同一个信息会同时存放在几个级别的存储器中，此时，这一信息在几个级别的存储器中必须保持相同的值。包含性原则：处于内层（更靠近CPU）存储器中的信息一定被包含在各外层的存储器中，即内层存储器的全部信息一定是各外层存储器中所存信息中一小部分的副本。例如，高速缓冲存储器中的信息，肯定也存放在主存中，还存放在虚拟存储器中，但主存储器中的非常多的信息不会同时在高速缓冲存储器中，虚拟存储器中的更多的信息也不会同时出现在主存储器中。

每一层存储器所用的存储器介质： 高速缓冲存储器——静态存储芯片主存储器——动态存储器芯片虚拟存储器——快速磁盘设备

作业3.1．在计算机中，为什么有采用多级结构的存储器系统？它应用是建立在程序的什么特性之上的？作业3.1．在计算机中，为什么有采用多级结构的存储器系统？它应用是建立在程序的什么特性之上的？答：通过把读写速度高，但容量小、存储的单位成本最高的高速缓冲存储器（Cache）与读写速度略慢、但容量可以更大、价格适中的主存储器，和读写速度最慢、但容量可以极大、存储价格最低的高速磁盘空间（虚拟存储器），组合成统一管理与调度的一体化的存储器系统，以便达到高速度、大容量、低价格的目的，即得到具有更高的运行性能/价格比的存储器系统。多级结构的存储器系统是建立在程序运行的局部型原理之上。

作业3.2.多级结构的存储器是由哪三级存储器组成的？每一级存储器使用什么性质的存储介质，这些介质的主要特性是什么？在多级结构的存储器中，何谓信息的一致性原则和包含性原则？作业3.2.多级结构的存储器是由哪三级存储器组成的？每一级存储器使用什么性质的存储介质，这些介质的主要特性是什么？在多级结构的存储器中，何谓信息的一致性原则和包含性原则？答：多级结构的存储器由高速缓冲存储器、主存储器和虚拟存储器三级存储器组成。高速缓冲存储器使用静态存储芯片，主存储器使用动态存储器芯片，虚拟存储器使用快速磁盘设备。静态存储芯片速度快，价格贵，容量小；动态存储器芯片容量较大，速度较慢，价格适中；快速磁盘设备容量特大，价格最低，但速度最慢。

在多级结构的存储器中，一致性原则，是指保存在不同级的存储器中同一个数据必须有相同的值；包含性原则是指保存在内层存储器（靠近CPU）中的数据一定也被保存在外层存储器中，即保存在内层存储器中的数据只是已保存在外层存储器中更多数据中的一小部分的复制品。在多级结构的存储器中，一致性原则，是指保存在不同级的存储器中同一个数据必须有相同的值；包含性原则是指保存在内层存储器（靠近CPU）中的数据一定也被保存在外层存储器中，即保存在内层存储器中的数据只是已保存在外层存储器中更多数据中的一小部分的复制品。

试题五 三、1.说明采用多级结构的存储器系统的目的？说明每一层存储器所用的存储器介质的种类。答案: 通过把读写速度高，但容量小、存储的单位成本最高的高速缓冲存储器（Cache）与读写速度略慢、但容量可以更大、价格适中的主存储器，和读写速度最慢、但容量可以极大、存储价格最低的高速磁盘空间（虚拟存储器），组合成统一管理与调度的一体化的存储器系统，以便达到高速度、大容量、低价格的目的，即得到具有更高的运行性能/价格比的存储器系统。高度缓冲存储器用静态存储器芯片实现，主存储器用动态存储器芯片实现，虚拟存储器使用的是高速磁盘上的一片存储空间。

模拟试题 三、1．（10分）说明多级结构的存储器系统是建立在什么原理之上的？解释什么是多级结构存储器系统中的一致性原则和包含性原则？建立在程序运行的局部性原理之上的，即在一小段时间内，运行的程序只使用少量的指令和少量的数据，而这少量的指令和少量的数据往往又集中在存储器的一小片存储区域中，指令顺序执行比转移执行的比例要大，故可以按对所使用的指令和数据的急迫和频繁程度，将其存入容量、速度、价格不同的存储器中，从而取得更高的性能价格比。

一致性原则，指保存在不同级的存储器中同一个数据必须有相同的值；包含性原则，指保存在内层存储器（靠近CPU）中的数据一定也被保存在外层存储器中，即保存在内层存储器中的数据只是已保存在外层存储器中更多数据中的一小部分的复制品。

2005年1月试题 3．在计算机中，为什么要采用多级结构的存储器系统？答：通过把读写速度高，但容量小、存储的单位成本最高的高速缓冲存储器（Cache）与读写速度略慢、但容量可以更大、价格适中的主存储器，和读写速度最慢、但容量可以极大、存储价格最低的高速磁盘空间（虚拟存储器），组合成统一管理与调度的一体化的存储器系统，以达到高速度、大容量、低价格的目的，即得到具有更高的运行性能/价格比的存储器系统。

2004年7月试题 1．当前流行的计算机系统中，广泛采用由三种运行原理不同、性能差异很大的存储介质，来构建、，和，再将它们组成通过计算机硬、软件统一管理与调度的三级结构的存储器系统。答案：主存储器高速缓冲存储器虚拟存储器

2004年1月试题 1．当前流行的计算机系统中，广泛采用由三种运行原理不同、性能差异很大的存储介质来构建计算机存储体系，在CPU与之间加入了，构成由硬件管理的存储结构，在主存与辅存间通过计算机硬、软件统一管理与调度组成的另一种存储结构。答案：主存储器高速缓冲存储器虚拟存储器

5.2 主存储器部件的组成与设计 5.2.1主存储器概述运算器控制器计算机包括五大功能部件存储器输入设备输出设备主存储器是计算机五大功能部件之一。

主存储器的功能：存放正在运行的程序和数据。主存储器的功能：存放正在运行的程序和数据。主存储器的主要技术指标：（1）读写速度：读写一个存储单元必须的时间度量。例如：60ns。（2）存储周期连续两次读写必须的时间间隔。考虑到线路恢复的延时问题，它略大于一次读写所用的时间。（3）存储容量用存储器的字节数或字数表示。一个存储字通常由2、4、8个字节组成。

CPU Read Write 主存储器 Ready 地址总线数据总线控制总线连接其它外围设备主存储器与其他部件的连接关系

主存储器通过地址总线、数据总线、控制总线与计算机CPU和外围设备连接在一起。主存储器通过地址总线、数据总线、控制总线与计算机CPU和外围设备连接在一起。地址总线：用于选择主存的一个单元。其位数决定可访问的存储单元最大数目（最大可寻址空间）例：20位地址，可访问1MB的存储空间， 32位地址，可访问4GB的存储空间数据总线：用于在计算机各功能部件之间传送数据。数据总线的位数（总线宽度）与总线时钟频率的乘积正比于该总线所支持的最高数据传输能力。

控制总线：用于指明总线的工作周期类型和本次入/出完成的时刻。 主存读周期主存写周期总线的工作周期 I/O设备读周期 I/O设备写周期直接存储器访问（DMA）总线周期一个总线周期=一次地址时间+一次数据时间

主存储器的构成 只读存储区——存储内容固定不变的程序和数据主存储器读写存储区静态存储器（SRAM）——用于实现高速缓冲存储器存储芯片动态存储器（DRAM）——用于实现主存

静态存储器和动态存储器主要性能比较 静态存储器和动态存储器主要性能比较作业3：题3

位线（数据线）字线栅极源极漏极 T CS 电容 VDD 利用单MOS管存储一个二进制位（bit）的信息。信息存放在MOS管的寄生电容 CS中。CS有电荷表示1，无电荷表示0。 5.2.2 动态存储器的记忆原理和读写过程

读写过程： 写数据：先使字线为高电平，T管导通，若数据线为低电平（写1）且电容CS中未有电荷，则电源VDD将向电容充电，使CS中存储上一定数量的电荷，表示1信号已写入存储单元；若数据线为高电平（写0）且电容已存储有电荷，则将会电容CS完成放电，使CS中无存储电荷，表示0信号已写入存储单元；如写入的数据于CS中原存储信息相同，则CS中原存储有无电荷的情形不会发生变化。

读过程： 先使数据线预充至高电平，当字线的高电平到来时，T管导通，若电容CS中原存储有电荷（存储1信号），电容CS就要放电，则会使数据线上的电位由高变低；若CS中未存储有电荷（存储0信号），则数据线的电位不会发生变化。如果在数据线接上一个高灵敏度的放大器，就可以检测出数据线上的这种不同的变化情况，从而区分出读出来的数据是1还是0。注意：读出操作是破坏性读出，读操作以后须紧跟一次写回操作。

向存储单元提供地址的步骤是：先送行地址，再送列地址，用芯片的时序信号控制完成。向存储单元提供地址的步骤是：先送行地址，再送列地址，用芯片的时序信号控制完成。动态存储器必须定期刷新。每隔2ms向存储单元进行一次刷新操作，以补偿CS漏电所造成的电荷损失，确保所存储的信息不丢失。刷新操作以行为单位执行，只需提供行地址，与列地址无关。读写电路（了解）

读写周期 /RAS /CAS 写入 /WE 读出 Diｎ Dｏｕｔ读写时序波形

2004年7月试题 6．某一RAM芯片，其容量为512×8位，除电源端和接地端外，连同片选、/OE和读/写信号该芯片引出脚的最小目为（）。 A．23 B．25 C．50 D．20 答案：D

2004年1月试题 6．某一RAM芯片，其容量为1024×8位，除电源端和接地端外，连同片选、/OE和读/写信号该芯片引出脚的最小目为（）。 A．23 B．20 C．17 D．22 答案：D

字选择线 VDD T3 T6 T5 T2 T1 T8 T7 位线 2 位线 1 列选择线 5.2.3. 静态存储器的存储原理和芯片内部结构存储原理：用触发器线路记忆与读写数据

读写操作： 读操作：先将二位线充电至高电平，当字线送来高电平时，MOS 管T5、T6将导通，使触发器的两个输出端与位线1和位线2连通。若触发器存储的是1信号，即T1管处于导通状态，则位线就会经MOS管T5产生流向T1管的电流，从而在位线1上出现一个负脉冲，而位线2就不会出现负脉冲；若触发器存储的是0信号，即T2管处于导通状态，它的输出端处于低电平，则位线就会经MOS管T6产生流向T2管的电流，从而在位线2上出现一个负脉冲，而位线1就不会出现负脉冲。这样，就可以通过检查哪一条位线上出现负脉冲来判断触发器的状态，即区分读出来的信号是1或是0。

写操作： 通过两条位线提供写入的数据信号。例如，写入1信号时，在位线1送低电平信号，位线2送高电平信号，当字线送来高电平时，MOS管T5和T6将导通，使触发器状态保持不变（已存储1信号时），或使触发器翻转为1状态（原存储的是0信号）。要写入0 信号，则需要在为线1送高电平信号，在位线2送低电平信号。

字选择线 0 A0 A1 8管存储单元 8管存储单元 X 地址译码器 A2 … A3 64 A4 … 位线1 … 位线2 位选择线 A5 8管存储单元 8管存储单元 … … Din 写入电路 /CS /WE 读放电路 0 32 Dout Y地址译码器 A6 A7 A8 A9 A10 2Kb静态存储器芯片逻辑组成框图

试题一 三、1．静态存储器和动态存储器器件的特性有哪些主要区别？各自主要应用在什么地方？答：静态存储器和动态存储器器件的特性有的主要区别见下表：静态存储器SRAM主要用于高速缓冲存储器Cache，动态存储器主要用于主存储器。

2003年7月试题三、6 6．动态与静态存储器芯片在特性和使用场合两个方面有哪些差别？（8分）答案：动态存储器芯片是通过寄存器电容存储一个二进制位的信息，为解决漏电会丢失信息的问题需要刷新操作，是破坏性读出，需要回写操作，使读写周期变长，即运行速度慢，它的集成度高，价格便宜，故主要用于实现速度低一些，但容量要求较大的主存储器；而静态存储器芯片不需要刷新操作，也不是破坏性读出，不需要回写操作，运行速度高，但芯片的集成度低，故价格更高，主要用于速度要求更快但容量可以较小的Cache存储器。

作业3.4．为什么动态存储器是破坏性读出？静态存储器又为什么读出操作不会破坏已存储的信息呢？什么是动态存储器的回写（预充电延时）？它对存储器性能的影响是什么？作业3.4．为什么动态存储器是破坏性读出？静态存储器又为什么读出操作不会破坏已存储的信息呢？什么是动态存储器的回写（预充电延时）？它对存储器性能的影响是什么？答：因为动态存储器是依靠MOS管源极的寄生电容CS中的电荷来存储信息的，若有电荷表示1，无电荷表示0。动态存储器的读写操作过程会使电容CS中原存储的电荷（存储1信息）丢失，所以是破坏性读出。

静态存储器是依靠触发器记忆与读写数据的。只有写操作会改变触发器的状态，而读操作不会改变触发器的状态，故是非破坏性读出。静态存储器是依靠触发器记忆与读写数据的。只有写操作会改变触发器的状态，而读操作不会改变触发器的状态，故是非破坏性读出。因为动态存储器的读操作是破坏性读出，为了保持原记忆的内容，必须在读操作以后立即跟随一次写回操作（预充电延时）。在预充电延时完成之前，是不能开始下一次的读操作的，使得其读写周期加长，影响了存储器的工作速度。

2004年1月、2004年7月、2005年1月试题 下列说法中（）是正确的。 A．半导体RAM信息可读可写，且断电后仍能保持记忆 B．半导体RAM是易失性RAM，而静态RAM中的存储信息是不易失的 C．半导体RAM是易失性RAM，而静态RAM只有在电源不掉时，所存信息是不易失的 D．EPROM是可改写的，因而也是随机存储器的一种答案：C

5.2.4 主存储器实现与应用中的几项技术 1. 动态存储器的快速读写技术 ①快速页式工作技术动态存储器在写时，通常需要为存储器芯片先后分别锁存行地址和列地址，比较费时。如果连续读写属于同一行的多个列中的数据，其行地址只需在第一次读写时送入（锁存），之后保持不变，则每次读写属于该行的多个列中的数据时，每次仅锁存列地址即可，从而省掉了锁存行地址的时间，加快了主存储器的读写速度。这一技术被称为存储器的快速读写技术，或称为快速页式工作技术，这是动态存储器所特有的用法。

2. 主存储器的并行读写技术 ——指在主存储器的一个工作周期或略多一点的时间内可以读出多个主存字采用的技术。两种可行方案：（1）一体多字结构（2）多体交叉编址技术

数据总线 W W W W 主存储器存储体地址寄存器（1）一体多字结构

通过加宽每个存储单元的宽度，即增加每个主存单元的数据位数（bit），使每个存储单元同时存储几个字，则每一次读操作就同时送出了几个主存字，使读出一个主存字的平均的读出时间变为原来（与每一个单元存一个字相比）的几分之一。通过加宽每个存储单元的宽度，即增加每个主存单元的数据位数（bit），使每个存储单元同时存储几个字，则每一次读操作就同时送出了几个主存字，使读出一个主存字的平均的读出时间变为原来（与每一个单元存一个字相比）的几分之一。缺点：每次读出的几个主存字必须首先保存在位数足够长的寄存器中，等待通过数据总线分几次把它们传送走。

数据总线 W W W W 0字 1字 2字 3字地址寄存器（2）多体交叉编址技术

把存储器分为几个能独立读写的，字长为1个主存字的主体，这样可以按读写需要情况，分别对每个存储体读写。通过合理的组织方式，使几个存储体协同运行，从而提供比单个存储体更高的读写速度。

多个存储体的组织方式： ①关于读写周期的启动两种方法：方法一：在同一个读写周期内同时启动所有存储体的读写操作，类似前面的一体多字结构；方法二：使这些存储体顺序地轮流启动各自的读写周期，即在一个存储体的读写周期内，能启动每一个存储体的读写操作，即启动相邻两个存储体的最小时间小于或等于一个读写周期除以存储体的个数。这种方案的优点是依次读出来的每一个存储字，可以直接通过数据总线依次传送走，而不必设置专门的数据缓冲存储器。理论上能达到最高的读写速度。

②关于如何分配这些存储体各自工作的地址范围 合理的方案是采用交叉编址，即把连续地址的几个主存字依次分配在不同的存储体中，因为程序运行局部性原理已经表明，程序运行过程中，在短时间内读写地址相邻的主存字的概率更大。设有m个存储体，每个存储体的容量为L，则第M个存储体中存储的主存字的地址为 M×j+i其中 j=0，1，2，…，L-1；i=0，1，2，…，M-1

例：设M=4，则可用低2为地址来区分读写哪个存储体，其余高位部分送到每个存储体，用于区分读写每存储体中的哪一个存储字。存储体号存储体内编址情况最低2位的地址取值 0 0，4，8，12，…，4i+0，… 00 1 1，5，9，13， …，4i+1，… 01 2 2，6，10，14，…，4i+2，… 10 3 3，7，11，15，…，4i+3… 11

数据总线 W W W W 0字 1字 2字 3字 4字 5字 6字 7字 …… …… …… …… L-4 L-3 L-2 L-1 地址寄存器多体交叉编址技术

3. 关于对成组数据传送的支持 这种方式是指用于提高在数据总线上数据输入/输出能力的一种技术。即通过地址总线传送一次地址后，能连续的在数据总线上传送多个（或一组）数据。而不相像正常总线工作方式那样，每传送一次数据，总要用两段时间，即先传送一次地址（地址时间），后跟一次数据传送（数据时间）。在成组传送方式，为传送N个数据，可以仅用N+1个总线时钟周期。而不是2N个总线时钟周期。

关于对成组数据传送的支持 实现数据成组传送，CPU要支持这种运行方式（486以上型号）；主存储器也应能提供出足够高的读写速度，这往往通过主存的多体结构，动态存储器的EDO支持等措施来实现。这种支持可以在PC机的内存条一级体现，也可以在存储器芯片一级体现。

4. 其它可行方案（自学）

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