Antarmuka Memori Pentium

1. NEXT Antarmuka Memori Pentium ANTARMUKA MEMORI PENTIUM HINGGA PENTIUM 4 (64-BIT) Mikroprosesor Pentium hingga Pentium 4 (kecuali untuk versi Pentium P24T0 berisi bus data 64-bit, yang membutuhkan delapan dekoder (satu dekoder per bank) ataupun delapan sinyal tulis terpisah. Dalam sebagian sistem, sinyal-sinyal tulis terpisah dipakai dengan mikroprosesor ini ketika mengantarmuka memori. Gambar 10-36 menggambarkan pengaturan memori Pentium dan delapan bank memorinya. Perhatikan bahwa ini hampir identik dengan 80486, kecuali bahwa ia berisi delapan bank, bukan lagi empat. Sebagaimana versi awal mikroprosesor Intel, pengaturan ini dibutuhkan untuk kompatibilitas memori ke belakang. Sinyal-sinyal strobe tulis terpisah diperoleh dengan mengombinasikan sinyal-sinyal bank enable dengan sinyal MWTC, yang dihasilkan oleh kombinasi dengan . Rangkaian yang digunakan untuk sinyal-sinyal tulis bank tampak dalam gambar 10.37. Seperti yang bisa dibayangkan, kita sering mendapat PAL yang digunakan menghasilkan sinyal tulis bank.

2. ANTARMUKA MEMORI PENTIUM HINGGA PENTIUM 4 (64-BIT) Mikroprosesor Pentium hingga Pentium 4 (kecuali untuk versi Pentium P24T0 berisi bus data 64-bit, yang membutuhkan delapan dekoder (satu dekoder per bank) ataupun delapan sinyal tulis terpisah. Dalam sebagian sistem, sinyal-sinyal tulis terpisah dipakai dengan mikroprosesor ini ketika mengantarmuka memori. Gambar 10-36 menggambarkan pengaturan memori Pentium dan delapan bank memorinya. Perhatikan bahwa ini hampir identik dengan 80486, kecuali bahwa ia berisi delapan bank, bukan lagi empat. Sebagaimana versi awal mikroprosesor Intel, pengaturan ini dibutuhkan untuk kompatibilitas memori ke belakang. Sinyal-sinyal strobe tulis terpisah diperoleh dengan mengombinasikan sinyal-sinyal bank enable dengan sinyal MWTC, yang dihasilkan oleh kombinasi dengan . Rangkaian yang digunakan untuk sinyal-sinyal tulis bank tampak dalam gambar 10.37. Seperti yang bisa dibayangkan, kita sering mendapat PAL yang digunakan menghasilkan sinyal tulis bank.

3. Antarmuka Memori 64-bit Gambar 10-38 menggambarkan sistem memori kecil Pentium-Pentium 4. Sistem ini mengenakan PAL16L8 untuk mendekode alamat memori dan PAL16L8 untuk menghasilkan sinyal-sinyal tulis bank terpisah. Sistem ini berisi enambelas peranti memori EPROM 27512 (64K x 8), dan diantarmuka ke Pentium-pentium 4 pada lokasi FFF80000H hingga FFFFFFFFH. Itulah jumlah ukuran memori 512K byte yang diatur sehingga setiap bank berisikan dua komponen memori. Camkan bahwa Pentium Pro hingga pentium 4 dapat dikonfigurasi dengan 36 koneksi alamat, membolehkan hingga 64G memori. Pendekodean memori, sebagaimana digambarkan dalam contoh 10-10, sama dengan contoh terdahulu, kecuali bahwa pada Pentium-Pentium 4, tiga bit alamat terkanan (A2-A0) diabaikan. Dalam kasus ini, dekoder memilih dua bagian dari memori selebar 64-bit dan berisi 512K byte memori EPROM.

4. Gambar. Organisasi memori pada mikroprosesor Pentium-Pentium 4.

5. GAMBAR 10-37 Pembangkitan strobe tulis untuk mikroprosesor Pentium-pentium 4

6. RAM DINAMIS • Karena memori RAM kerap kali berkapasitas sangat besar, dibutuhkan banyak peranti SRAM dengan biaya tinggi, atau hanya beberapa DRAM (dynamic RAM) dengan biaya lebih rendah. Memori DRAM, sebagaimana dibicarakan sekilas dalam bagian 10-1, memang cukup rumit karena membutuhkan proses multipleks alamat dan refresh. Untunglah, pabrik IC telah menyediakan control RAM dinamis yang memasukkan multipleks alamat dan semua rangkaian pewaktuan yang diperlukan untuk refresh. • Bagian ini membahas peranti memori DRAM dengan lebih detail daripada bagian 10-1 dan menyediakan informasi tentang pemakaian control dinamis dalam suatu system memori.

7. GAMBAR 10-38 Memori SRAM kecil 512K byte diantarmuka ke mikroprosesor Pentium-Pentium 4

8. Membahas Ulang DRAM Sebagaimana tersebut dalam Bagian 10-1,suatu DRAM menyimpan data hanya selama 2-4 ms dan membutuhkan proses multipleks masukan alamat. Walaupun multiplexer alamat dalam Bagian 10-1 telah dibahas, kita akan kembali membicarakan operasi DRAM selama refresh dengan lebih detail di sini. Sebagaimana tersebut sebelumnya, suatu DRAM harus di-refresh secara periodic karena menyimpan data secara internal pada kapasitor yang kehilangan isinya dalam waktu singkat. Untuk melakukan refresh pada suatu DRAM, isi dari bagian memori harus secara periodic dibaca atau ditulis. Suatu pembacaan atau penulisan secara otomatis me-refresh sekuruh bagian DRAM. Jumlah bit yang di-refresh tergantung pada ukuran komponen memori dan pengaturan internalnya.

9. Memori EDO Suatu modifikasi kecil terhadap struktur DRAM mendubah peranti ke dalam suatu peranti DRAM EDO (extended output data). Dalam memori EDO, suatu akses memori, termasuk suatu refresh, menyimpan 256 bit yang dipilih oleh RAS ke dalam latch. Latch ini memegang 256 bit informasi berikutnya. Jadi dalam sebagian program, yang dieksekusi secara urut, data tersedia tanpa suatu wait state. Modifikasi kecil untuk struktur internal DPAM ini menambah performa system sekitar 15 hingga 25 persen.

10. GAMBAR 10-39 Struktur internal dari DRAM 256Kx1. catat bahwa setiap 256 word internal adalah selebar 1025-bit.

11. GAMBAR 10-40 Diagram pewaktuan siklus refresh RAS untuk DRAM TMS4464.(Gambar atas kemurahan hati Texas Instruments Corporation)

12. SDRAM Synchronous dynamic RAM (SDRAM) dipakai bersama system terbaru karena kecepatannya. Tersedia versi dengan waktu akses 10 ns untuk dipakai dengan system bus 66 MHz dan 8 ns untuk dipakai dengan system bus 100 MHz. Pada awalnya, waktu akses mungkin membuat orang mengira bahwa peranti ini beroperasi tanpa wait state. Sayangnya, hal itu keliru. Kenyataan menunjukkan waktu akses DRAM adalah 60 ns dan waktu akses SDRAM adalah 10 ns. Waktu akses 10 ns memang menyesatkan karena hanya berlaku untuk pembacaan 64-bit yang kedua, ketiga, dan keempat dari peranti. Pembacaan awal membutuhkan jumlah yang sama dari wait state seperti halnya DRAM standar. Kontroler DRAM Dalam sebagian system, suatu IC kontroler DRAM melakukan tugas proses multipleks alamat dan pembangkitan sinyal-sinyal kontrol DRAM. Beberapa embedded microprocessor terbaru seperti 80186/80188 memasukkan rangkaian refresh sebagai bagian mikroprosesor. Karena kompleksitas beberapa kontroler DRAM terbaru, buku ini membahas lebih dalam tentang intel 82C08 yang mengontrol hingga 2 bank dari memori DRAM 256K x 16. dengan mikroprosesor 8086 atau 80286/80386SX, hal ini dapat dinaikkan hingga 1M byte memori.

13. GAMBAR 10-41 Kontroler DRAM 82C08 yang mengontrol dua bank memori.

14. CONTOH 10-11 TITLE Address Decoder PATTERN Test 7 REVISION A AUTHOR Barry B. Brey COMPANY BreyCo DATE 6/14/99 CHIP DECODER7 PAL16L8 ;Pins 1 2 3 4 5 6 7 8 9 10 WE BHE A0 A20 A21 A22 A23 NC NC GND ;Pins 11 12 13 14 15 16 17 18 19 20 MIO NC NC NC NC NC HWR LWR PE VCC EQUATIONS /HWR = /BHE * /WE /LWR = /A0 * /WE /PE = /A20 * /A21 * /A22 * /A23 * MIO

15. GAMBAR 10-42 Sistem memori 1M byte menggunakan empat peranti memori SIMM 256K dan kontroler DRAM 82C08. Bagian memori ini didekode pada lokasi 000000H-0FFFFFH oleh PAL 16L8

16. NEXT • Soal • Apa yang dimaksud dengan antarmuka memori 64 bit dan gambarkan organisasi memori pada mikroprosesor Pentium-Pentium 4! • Buatlah pengertian dari memori EDO dengan menggunakan gambar struktur internal dari DRAM 256Kx1. catat bahwa setiap 256 word internal adalah selebar 1025-bit. • Buatlah IC Kontroler DRAM 82C08 yang mengontrol dua bank memori! • Gambarkan sistem memori 1M byte menggunakan empat peranti memori SIMM 256K dan kontroler DRAM 82C08. Bagian memori ini didekode pada lokasi 000000H-0FFFFFHoleh PAL 16L8!

17. TUTUP Terima Kasih