160 likes | 312 Views
Een USB 2.0 oscilloscoop. Bossuyt Frederick De Bock Steven Duchatelet Sven Werbrouck Steven. Inleiding. Probleemstelling. Doel van het project. Aanpak. Overzicht gepresteerd werk. Planning. Probleemstelling. AD-convertor. DA-convertor. voeding. signaal in- en uitgang. 2 FPGA’s.
E N D
Een USB 2.0 oscilloscoop Bossuyt Frederick De Bock Steven Duchatelet Sven Werbrouck Steven
Inleiding • Probleemstelling Doel van het project Aanpak Overzicht gepresteerd werk Planning
Probleemstelling AD-convertor DA-convertor voeding signaal in- en uitgang 2 FPGA’s
Probleemstelling PC signaalverwerking +afbeelden resultaat signaal FPGA µ-controller signaalverwerking interface beeldscherm AD-convertor sampling
Inleiding • Probleemstelling Doel van het project Aanpak Overzicht gepresteerd werk Planning
Doel van het project • 1 single shot signaal van 20 MHz verwerken • korte reactietijden • efficiënt gebruik van de FPGA hardware single shot = 1 keer een beperkt aantal samples inlezen en verwerken thesisonderwerp = continue signaalverwerking
Inleiding • Probleemstelling Doel van het project Aanpak Overzicht gepresteerd werk Planning
HARDWARE:VHDL bufferen signaal trigger: rising/falling edge pretrigger samplerate @ runtime(64/32/16/8/4/2/1 Mbps) eventueel een digitaal ruisonderdrukkingsfilter SOFTWARE: C++ 1 2 3 4 5 Aanpak
Aanpak Communicatie heel belangrijk! • wanneer wordt data getransporteerd? • hoe wordt de data getransporteerd? • interpretatie van de bits?
Inleiding • Probleemstelling Doel van het project Aanpak Overzicht gepresteerd werk Planning
Overzicht gepresteerd werk: HARDWARE • geheugenstructuur: FIFO testen met binaire teller (= zelf aangemaakte data) • omzetting parallelle naar seriële datastroom: USB = serieel! • solderen van connecties tussen FPGA en µ-controller
ainit dout 8bit empty FIFO full 8bit 8bit rd_clk BUFFER1 BUFFER2 rd_en 8bit din wr_clk wr_en teller usb_data
Inleiding • Probleemstelling Doel van het project Aanpak Overzicht gepresteerd werk Planning
Planning: HARDWARE • doorvoeren van een volledige test met zelf aangemaakte data • implementeren van interface ADC – FPGA • controlesignalen @ runtime kunnen inlezen • instellingen @ runtime kunnen veranderen