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第二章 微型计算机中的微处理器

第二章 微型计算机中的微处理器. 2.1 8086 的编程结构 2.2 8086/8088CPU 的引腿信号和工作模式 2.3 寄存器结构 2.4 8086 ／ 8088 的存储器组织 2.5 8086 的 I ／ O 组织 2.6 8086 ／ 8088 的时序 2.7 Intel 系列 CPU 特点简介. 80286 微处理器 80386 微处理器 80486 与 Pentium 微处理器. 2.6.1 时序的基本概念 2.6.2 时序分析. 最小模式下的总线读操作 最小模式下的总线写操作. T 3.

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第二章 微型计算机中的微处理器

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  1. 第二章 微型计算机中的微处理器 • 2.1 8086的编程结构 • 2.2 8086/8088CPU的引腿信号和工作模式 • 2.3 寄存器结构 • 2.4 8086／8088的存储器组织 • 2.5 8086的I／O组织 • 2.6 8086／8088的时序 • 2.7 Intel系列CPU特点简介

  2. 80286微处理器 • 80386微处理器 • 80486与Pentium微处理器

  3. 2.6.1 时序的基本概念 • 2.6.2 时序分析

  4. 最小模式下的总线读操作 • 最小模式下的总线写操作

  5. T3 T1 T4 CLK ① M/IO 高为写内存 低为写I/O ⑥ ② 地址输出 状态输出 A19/S6~A16/S3 ⑦ ② AD15~AD0 地址输出 数据输入 BHE/S7 BHE输出 ③ ALE WR ⑨ ⑤ DT/R DEN ⑩ 图2.17 8086写同期的时序 TW T2

  6. T3 TW(1~n) T2 T1 T4 CLK ① M/IO 高为读内存 低为读I/O ⑥ ② A19/S6 ~A16/S3 地址输出 状态输出 BHE/S7 ⑾ ⑦ ② AD15~AD0 地址输出 数据输入 ③ ALE RD ⑨ DT/R ⑤ DEN ⑩ 图2.16 8086读同期的时序

  7. 时钟信号与T状态(时钟周期) • 指令周期和总线周期 (CPU周期)

  8. IN • OUT

  9. 2.4.1 8086存储器的分体结构 • 2.4.2 存储器的分段管理

  10. IP 代码段 CS SI DI或BX 数据段 DS SP或BP DS 堆栈段 SS 图2.15 CS DSSS和其他寄存器组合 指向存储器单元的示意 4位 16位 段寄存器值 16位 + 偏 移 量 偏 移 量 物 理 地 址 20位 图2.14 存储器物理地址的计算方法

  11. 15 8 7 0 00000H 00002H 00004H 00001H 00003H 00005H 512K*8位 奇地址体 （A0=0） 512K*8位 偶地址体 （A0=0） FFFFFH （220—1） FFFFEH （220—2） 图2.12存储器分体结构单元示意图 数据总线DB7～DB0 数据总线DB15～DB80 D7～DO 奇地址存储器 SEL A18～A0 D7～DO 偶地址存储器 SEL A18～A0 BHE A0 A19～A1 地址总线 图 2.13 8086系统中存储器与总线的连接

  12. 通用寄存器组 • 指针和变址寄存器组 • 段寄存器组 • 指令指针IP • 标志寄存器FR

  13. 2.2.1 最大和最小工作模式 • 2.2.2 8086／8088CPU的引腿信号和功能 • 2.2.3 最小模式 • 2.2.4 最大模式

  14. 8282 DI0 DO0 D Q 1 2 3 4 5 6 7 8 9 10 20 19 18 17 16 15 14 13 12 11 DI0 DI1 DI2 DI3 DI4 DI5 DI6 DI7 OE GND VCC(+5V) D00 D01 D02 D03 D04 D05 D06 D07 STB DI1 DO1 OI2 OO2 8282 DI3 DO3 DI4 DO4 DI5 DO5 DI6 DO6 DI7 DO7 STB OE (a) 8282的引脚 （b）内部结构 510Ω 510Ω 图2.7 8282的引脚及内部结构图 X1 X2 EFI 8284A F/C RDY READY RESET RES CLK 控制总线 CLK RESET READY 8086/8088 图2.9 8284A8086/8088的连接 A0 B0 1 2 3 4 5 6 7 8 9 10 20 19 18 17 16 15 14 13 12 11 A0 A1 A2 A3 A4 A5 A6 A7 OE GND VCC(+5V) B0 B1 B2 B3 B4 B5 B6 B7 T A1 B1 A2 B2 A3 8282 B3 A4 B4 A5 B5 A6 B6 B7 A7 OE T (a) 引脚 （b）内部结构 图2.8 8286的引脚及内部结构图

  15. 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 VCC AD15 AD16/S3 AD17/S4 AD18/S5 AD19/S6 BHE/S7 MN/MX RD HOLD(RQ/GT0) HLDA(RQ/GT1) WR(LOCK) M/IO(S2) DT/R(S1) DEN(S0) ALE(QS1) INTA(QS1) TEST READY RESET VCC（+5V） AD15 AD16/S3 AD17/S4 AD18/S5 AD19/S6 SS0 MN/MX RD HOLD(RQ/GT0) HLDA(RQ/GT1) WR(LOCK) M/IO(S2) DT/R(S1) DEN(S0) ALE(QS1) INTA(QS1) TEST READY RESET GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND 8086 CPU 8088 CPU 图2.5 8086/8088CPU引脚图 注：括号内为该引脚在最大模式下的名称

  16. …… 取指令 1 执行指令 1 取指令 2 执行指令 2 图2.1 指令执行过程（串行交替） 取指 3 取指 2 取指 1 取指 4 …… 部件1 执行指令 1 执行指令 2 执行指令 3 …… 部件2 图2.2 指令执行过程（流水线） 2.1.1 总线接口部件BIU 2.1.2 指令执行部件EU 2.1.3 8086／8088处理器的启动和程序执行过程 2.1.4 8086／8088CPU的总线周期概念

  17. 等待存储器I/O接口响 应而插入的等待状态 总线周期 TW T4 T4 T2 T3 T2 T4 T1 T1 T3 T1 T1 T1 T3 TW T2 总线周期间的空闲状态 有闲状态的总线周期时序 图2.4 8086/8088 CPU的典型总线周期时序 8086／8088CPU的一个基本总线周期由4个时钟周期（T1~T4）组成，也称4个T状态，即T1状态、T2状态、T3状态和T4状态。CPU在每个时钟周期内完成若干个基本操作，具体是： T1状态，CPU向多路复用总线上发送地址信息指出要寻址的存储单元或外设端口地址。 T2状态，CPU从总线上撤消地址，使总线的低16位置为高阻抗状态，为传输数据作准备。总线的高4位输出本总线周期状态信息。这些状态信息用来表示中断允许状态、当前正在使用的段寄存器等。 T3状态，CPU在总线的高4位继续输出总线周期状态信号。在总线的低16位出现由CPU写出的数据，或者从存储器或I／O端口读入的数据。 T4状态，总线周期结束。 TW等待状态：如果存储器或I／O设备不能及时配合CPU传送数据，这时外设或存储器会通过“READY”信号线在T3状态启动之前向CPU发数据“未准备好”信号，迫使CPU在T3状态后插入等待状态TW。TW状态的总线情况与T3周期的情况相同。当被选中的存储器或I／O端口有足够的时间来完成读写操作时，就发出“准备好”（Ready）信号，使CPU脱离TW状态继续工作。 T1空闲状态：如果在一个总线周期之后，不立即执行下一个总线周期，或者当指令队列是满的，执行部件EU又没有访问总线的要求，这时BIU就处于空闲状态。空闲状态，可以包含一个或几个时钟周期。图2.4为一个典型的总线周期时序。

  18. 、CPU的启动 8086／8088系统中，CPU被启动后，处理器内部的各寄存器和标志寄存器的内容自动设置为： CS FFFFH DS 0000H SS 0000H ES 0000H IP 0000H 指令队列空 FR 0000H（禁止中断） 因CS＝FFFFH，IP＝0000，所以8086／8088将从地址FFFF0H开始执行指令。故8086／8088引导程序的入口地址在FFFF0H。 程序执行过程 （1）BIU从存贮器中取出一条指令存入指令队列。 （2）EU从指令队列取指令并执行指令。BIU利用总线空闲时间，从内存取第二条指令或取第三条指令存入指令队列。 （3）EU执行下一条指令。如果前面一条指令有写存贮器的要求，则通知BIU把前条指令结果写到存贮器中，然后再取指令存入指令队列。 （4）如指令执行要求读取操作数，由BIU完成。 （5）EU执行再下一条指令，返回（1）处继续执行上述操作过程。

  19. 20位 加法地址器 Σ AL AH 16位 BH BL CS CH CL DS DH DL 输入/输出 控制 电路 SP SS BP ES 外部 总线 DI IP SI 内部暂存器 16位 运算寄存器 执行部分 控制电路 2 4 1 3 5 6 8位 ALU 指令队列缓冲器 标志 总线接口部件（BIU） 执行部件（EU） 图2.3 8086的编程结构

  20. CLX S0 S1 8289 S2 AEN 多主控者 系统总线 总线命 令信号 状态信号 （来自CPU） MRDC MWTC AMWC IORC IOWC AIOWC LNTA S0 S1 S2 状 态 译码器 MN/MX CLK S0 READY S1 RESET S2 8086 CPU A19~A8 AD15~AD0 8288 CLX AEN S0 INTA S1 MRDC S2 MWTC DEN IORC DT/R IOWC ALE 命令信号发生器 8284 RES DT/R DEN MCE/PDEN ALE 总线控 制信号 CLK AEN CEN IOB 控制信号 发生器 控制电路 STB 8282 反8283 OE 地址总线 系统总线 GND +5V （b）内部结构 地址/数据 图2.11 8288的引脚及内部结构框图 I/O接口 系统总线 存储器 系统总线 T 8286 OE 或8287 数据总线 系统总线 （a） 8086系统 系统总线 图2.10 8086最大模式系统配置系统总线

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