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第八章 可编程逻辑器件

第八章 可编程逻辑器件. 8.1 概 述 8.2 现 场 可编程逻辑阵列（ FPLA ） 8.3 可编程阵列逻辑（ PAL ） 8.4 通用阵列逻辑（ GAL ） 8.5 可擦除的可编程逻辑器件（ EPLD ） 8.6 现 场 可编程门阵列（ FPGA ） 8.7 PLD 的编程 （无图） 8.8 在系统可编程逻辑器件（ ISP － PLD ）. 返回. 8.1 概 述. 图 8.1.1 PLD 电路中门电路的惯用画法（ a ） 与 门 （ b ） 输出恒等于0的 与 门 （ c ） 或 门

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第八章 可编程逻辑器件

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Presentation Transcript

  1. 第八章 可编程逻辑器件 • 8.1 概述 • 8.2 现场可编程逻辑阵列（FPLA） • 8.3 可编程阵列逻辑（PAL） • 8.4 通用阵列逻辑（GAL） • 8.5 可擦除的可编程逻辑器件（EPLD） • 8.6 现场可编程门阵列（FPGA） • 8.7 PLD的编程（无图） • 8.8 在系统可编程逻辑器件（ISP－PLD） 返回

  2. 8.1 概 述 • 图8.1.1 PLD电路中门电路的惯用画法（a）与门 • （b）输出恒等于0的与门 • （c）或门 • （d）互补输出的缓冲器 • （e）三态输出的缓冲器 返回

  3. 图8.1.1 PLD电路中门电路的惯用画法（a）与门（b）输出恒等于0的与门（c）或门（d）互补输出的缓冲器（e）三态输出的缓冲器 返回

  4. 8.2 现场可编程逻辑阵列（FPLA） • 图8.2.1 FPLA的基本电路结构 • 图8.2.2 FPLA的异或输出结构 • 图8.2.3 时序逻辑型 FPLA的电路结构 返回

  5. 图8.2.1 FPLA的基本电路结构 返回

  6. 图8.2.2 FPLA的异或输出结构 返回

  7. 图8.2.3 时序逻辑型 FPLA的电路结构 返回

  8. 8.3 可编程阵列逻辑（PAL） • 图8.3.1 PAL器件的基本电路结构 • 图8.3.2 编程后的PAL电路 • 图8.3.3 具有互补输出的专用输出结构 • 图8.3.4 PAL的可编程输入/输出结构 • 图8.3.5 带有异或门的可编程输入/输出结构 • 图8.3.6 PAL的寄存器输出结构 • 图8.3.7 PAL的异或输出结构 • 图8.3.8 PAL的运算选通反馈结构 • 图8.3.9 产生16种算术、逻辑运算的编程情况 • 图8.3.10 PAL14H4按式〔 8.3.2 〕编程后的逻辑图 • 图8.3.11 例 8.3.2输出状态的卡诺图 • 图8.3.12 例 8.3.2中编程后的PAL16R4的逻辑图 返回

  9. 图8.3.1 PAL器件的基本电路结构 返回

  10. 图8.3.2 编程后的PAL电路 返回

  11. 图8.3.3 具有互补输出的专用输出结构 返回

  12. 图8.3.4 PAL的可编程输入/输出结构 返回

  13. 图8.3.5 带有异或门的可编程 输入/输出结构 返回

  14. 图8.3.6 PAL的寄存器输出结构 返回

  15. 图8.3.7 PAL的异或输出结构 返回

  16. 图8.3.8 PAL的运算选通反馈结构 返回

  17. 图8.3.9 产生16种算术、逻辑运算的编程情况 返回

  18. 图8.3.10 PAL14H4按式〔 8.3.2 〕编程后的逻辑图 返回

  19. 图8.3.11 例 8.3.2输出状态的卡诺图 返回

  20. 图8.3.12 例 8.3.2中编程后的PAL16R4的逻辑图 返回

  21. 8.4 通用阵列逻辑（GAL） • 图8.4.1 GAL16V8的电路结构图 • 图8.4.2 由3个编程单元构成的与门 • 图8.4.3 GAL16V8编程单元的地址分配 • 图8.4.4 OLMC的结构框图 • 图8.4.5 GAL16V8结构控制字的组成 • 图8.4.6 OLMC5种工作模式下的简化电路（图中NC表示不连接）（a）专用输入模式（b）专用组合输出模式（c）反馈组合输出模式（d）时序电路中的组合输出模式（e）寄存器输出模式 • 图8.4.7 GAL的输入缓冲器电路 • 图8.4.8 GAL的输出缓冲器电路 • 图8.4.9 GAL的静态输出特性（a）输出为高电平时（b）输出为低电平时 返回

  22. 图8.4.1 GAL16V8的电路结构图 返回

  23. 图8.4.2 由3个编程单元构成的与门 返回

  24. 图8.4.3 GAL16V8编程单元的地址分配 返回

  25. 图8.4.4 OLMC的结构框图 返回

  26. 图8.4.5 GAL16V8结构控制字的组成 返回

  27. 图8.4.6OLMC5种工作模式下的简化电路（图中NC表示不连接）（a）专用输入模式 （b）专用组合输出模式 （c）反馈组合输出模式 （d）时序电路中的组合输出模式 （e）寄存器输出模式 返回

  28. 图8.4.7 GAL的输入缓冲器电路 返回

  29. 图8.4.8 GAL的输出缓冲器电路 返回

  30. 图8.4.9 GAL的静态输出特性（a）输出为高电平时（b）输出为低电平时 返回

  31. 8.5 可擦除的可编程逻辑器件（EPLD） • 图8.5.1 AT22V10的电路结构框图 • 图8.5.2 每组乘积项分为两部分的可编程结构 • 图8.5.3 与－或逻辑阵列的乘积项共享结构 • 图8.5.4 AT22V10的OLMC电路结构图 • 图8.5.5 ATV750的OLMC电路结构图 返回

  32. 图8.5.1 AT22V10的电路结构框图 返回

  33. 图8.5.2 每组乘积项分为两部分的可编程结构 返回

  34. 图8.5.3 与－或逻辑阵列的乘积项共享结构 返回

  35. 图8.5.4 AT22V10的OLMC电路结构图 返回

  36. 图8.5.5 ATV750的OLMC电路结构图 返回

  37. 8.6 现场可编程门阵列（FPGA） • 图8.6.1 FPGA的基本结构框图 • 图8.6.2 FPGA内静态存储器的存储单元 • 图8.6.3 XC2064的IOB电路 • 图8.6.4 XC2064的CLB电路 • 图8.6.5 XC2064中CLB的3种组态（a）四变量任意函数（b）两个三变量任意函数（c）五变量逻辑函数 • 图8.6.6 二变量通用逻辑模块的原理图 • 图8.6.7 XC2064中CLB的存储电路 • 图8.6.8 FPGA内部的互连资源 • 图8.6.9 开关矩阵和可编程连接点 • 图8.6.10 利用水平和垂直通用连线和开关矩阵实现连接 • 图8.6.11 用直接连线实现连接 • 图8.6.12 XC2064的主并装载模式（a）电路接法（b）写入数据的时序图 • 图8.6.13 石英晶体振荡器电路 • 图8.6.14 装载过程的流程图 返回

  38. 图8.6.1 FPGA的基本结构框图 返回

  39. 图8.6.2 FPGA内静态存储器的存储单元 返回

  40. 图8.6.3 XC2064的IOB电路 返回

  41. 图8.6.4 XC2064的CLB电路 返回

  42. 图8.6.5 XC2064中CLB的3种组态（a）四变量任意函数 （b）两个三变量任意函数 （c）五变量逻辑函数 返回

  43. 图8.6.6 二变量通用逻辑模块的原理图 返回

  44. 图8.6.7 XC2064中CLB的存储电路 返回

  45. 图8.6.8 FPGA内部的互连资源 返回

  46. 图8.6.9 开关矩阵和可编程连接点 返回

  47. 图8.6.10 利用水平和垂直通用连线和开关矩阵实现连接 返回

  48. 图8.6.11 用直接连线实现连接 返回

  49. 图8.6.12 XC2064的主并装载模式（a）电路接法 （b）写入数据的时序图 返回

  50. 图8.6.13 石英晶体振荡器电路 返回

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