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第五章 时序逻辑电路

x 1. y 1. 组合逻辑 电 路. …. …. …. …. x i. y j. w 1. q 1. 存储电路. …. …. w k. q l. 第五章 时序逻辑电路. § 概 述. 一、时序电路的特点. 输 出. 输 入. 1. 逻辑功能特点. 任何时刻电路的输出，不仅和该时刻的输入信号有关，而且还取决于电路原来 的状态。. 2. 电路组成特点. 由组合逻辑电路和存储电路两部分组成，其中存储电路 ( 由记忆性元件 触发器 构成 ) 必不可少。 存储电路的输出状态必须反馈到输入端 , 和输入信号共同确定时序电路的输出。.

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第五章 时序逻辑电路

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  1. x1 y1 组合逻辑 电 路 … … … … xi yj w1 q1 存储电路 … … wk ql 第五章 时序逻辑电路 §概 述 一、时序电路的特点 输 出 输 入 1. 逻辑功能特点 任何时刻电路的输出，不仅和该时刻的输入信号有关，而且还取决于电路原来 的状态。 2. 电路组成特点 • 由组合逻辑电路和存储电路两部分组成，其中存储电路(由记忆性元件触发器构成)必不可少。 • 存储电路的输出状态必须反馈到输入端,和输入信号共同确定时序电路的输出。

  2. x1 y1 组合逻辑 电 路 … … … … xi yj w1 q1 w1 x1 y1 q1 存储电路 y2 x2 … … wk ql q2 w2 J Q1 1J Q1 C1 K 1K CP 二、时序电路逻辑功能表示方法 1. 逻辑表达式 (1) 输出方程 (2) 驱动方程 (3) 状态方程 JK 触发器 （也是时序电路） 2. 状态表、卡诺图、状态图和时序图

  3. CP Y(tn) 输出 X(tn) 输入 组合 电路 组合 电路 组合 电路 存储 电路 Y(tn) 输出 X(tn) 输入 存储 电路 Q W CP 三、时序逻辑电路分类 1. 按逻辑功能划分： 计数器、寄存器、读/写存储器、 顺序脉冲发生器等。 2. 按时钟控制方式划分： 同步时序电路 电路中各个触发器共用一个时钟 CP，要更新状态的触发器同时翻转。 异步时序电路 电路中所有触发器没有共用一个 CP。 Mealy型 3. 按输出信号的特性划分： Moore型 Q(tn) W(tn)

  4. §5.1 时序电路的基本分析和设计方法 §5.1.1 时序电路的基本分析方法 一、 分析的一般步骤 时序电路 特性方程 驱动方程 时钟方程 输出方程 状态方程 CP 触 发 沿 计算,列状态表 时序图 状态图

  5. Y & FF0 FF1 FF2 1J 1J 1J C1 C1 C1 1K 1K 1K CP 【例 5.1.1】 二、 分析举例 [解] 写方程式 时钟方程（可略） 输出方程 (Moore 型) (同步) 特性方程 驱动方程 状态方程

  6. n n+1 n n+1 n n+1 计算，列状态表 0 0 0 1 0 0 1 1 0 0 0 1 0 0 1 0 1 1 1 0 0 1 1 0 1 1 1 1 1 1 1 0 1 0 1 0 1 1 1 0 1 1 1 1 0 1 1 1 0 1 0 0 0 1 0 0 0 0 0 0 1 0 1 1 0 1 0 1 0 1 1 0 0 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1

  7. 0 0 0 1 0 0 1 1 0 1 1 1 1 1 1 1 1 1 0 1 0 1 0 0 1 0 1 0 1 0 1 1 画状态图 /1 /1 /1 /1 /1 111 110 000 001 011 100 /0 有效状态和有效循环 /1 101 010 无效状态和无效循环 /1 能否自启动? 能自启动： 存在无效状态，但没有形成循环 无效状态形成循环 不能自启动： 所以，该电路不能自启动

  8. /1 /1 /1 /1 /1 111 110 000 001 011 100 /0 1 2 3 4 5 6 CP 画时序图 CP下降沿触发 Q2 0 0 0 0 0 1 0 1 1 1 1 1 1 1 0 1 0 0 0 0 0 Q1 Q0 Y

  9. §5.1.2 时序电路的基本设计方法 时序电路的设计是根据已知逻辑功能，设计出能够实现该逻辑功能的最简单的电路。 【设计步骤】 1）进行逻辑抽象，得出原始状态图 • 根据给定的逻辑功能，确定输入变量和输出变量及电路的状态数，并用相应的字母表示 • 定义输入、输出变量和电路的状态，并对电路的状态进行编号 • 画出原始的状态图或列出原始的状态表

  10. 2）状态化简：合并等价状态 3）状态分配：据电路的状态数M确定所用触发器数目n所需满足的式子： 然后给电路的每种状态分配与之对应的触发器状态组合 4）确定触发器的类型，并求出电路的状态方程、驱动方程和输出方程：确定触发器类型(JK或D)后，根据状态图求出状态方程和输出方程，进而求出驱动方程 5）画逻辑图:根据驱动方程和输出方程 6）判断电路能否自启动

  11. 设计一般步骤： 逻辑 抽象 状态 化简 时序逻辑 问题 状态图 （表） 最简图 （表） 选定触发 器的类型 逻辑 电路图 求出 驱动方程 状态方程 检查能否 自启动

  12. 00 01 11 10 00 01 11 10 0 1 0 1 /0 /0 /0 /0 /0 100 101 000 011 010 001 /1 2. 设计举例 按如下状态图设计时序电路。 【例 5.1.2】 [解] 已给出最简状态图，若用同步方式： Y 输出方程 为方便，略去右上角 标n。 0 0 0 0   0 1 状态方程 1 1 0 1 0 0 0 1 0  1 0 1 0 

  13. FF0 1J C1 1K & FF1 FF2 1J & & 1J C1 C1 1K 1K CP 选用 JK 触发器 检查能否自启动 驱动方程 /0 /1 110111000 能自启动 逻辑图 约束项 Y 1 (Moore型)

  14. 1/0 1/0 S1 S0 S2 1/1 0/0 0/0 0/0 设计 一个串行数据检测电路，要求输入 3 或 3 个以上数据1时输出为 1，否则为 0。 【例 5.1.3】 [解] 逻辑抽象，建立原始状态图 S2 — 连续输入 2 个 1 S0 — 原始状态(0) S3 — 连续输入 3 或 3 个以上 1 S1 — 输入1个1 Y — 输出数据 X — 输入数据 1/0 1/0 1/1 S1 S0 S2 0/0 S3 1/1 0/0 0/0 0/0 0/0 0/0 状态化简

  15. Q1nQ0n X 1/0 1/0 1/0 1/0 00 01 11 10 S1 01 00 S0 S2 11 1/1 1/1 0/0 0/0 0 0/0 0/0 0/0 0/0 1 状态分配、状态编码、状态图 M = 3，取 n = 2 S0= 00 S1= 01 S2= 11 选触发器、写方程式 选 JK (  ) 触发器,同步方式 输出方程 状态方程 Y Q0 Q1 0 0 0   1 0 0 1 1

  16. 1 0 1 0 1 0 0 1 & FF1 FF0 & 1J X 1J Q1 Q0 C1 C1 1 1K 1K CP 驱 动 方 程 约束项 无效状态10 逻 辑 图 Y 1/1 0/0  10 11  00 能自启动 (Mealy 型)

  17. §5.2 计数器 (Counter) §5.2.1 计数器的特点和分类 一、计数器的功能及应用 对时钟脉冲 CP 计数。 1. 功能： 分频、定时、产生节拍脉冲和脉冲序列、进行数字运算等。 2. 应用： 二、计数器的特点 1. 输入信号： Moore 型 计数脉冲 CP 时钟触发器 2. 主要组成单元：

  18. 三、 计数器的分类 二进制(2n进制)计数器 十进制计数器 N 进制(任意进制)计数器 按数制分： 加法计数器 减法计数器 可逆计数 (Up-Down Counter) 按计数 方式分： 同步计数器 (Synchronous ) 异步计数器 (Asynchronous ) 按触发器翻转是否同步分： 按开关 元件分： TTL 计数器 CMOS 计数器

  19. 3位二进制同步 加法计数器 C CP /0 /0 /0 /0 /0 /0 /0 110 111 011 100 000 001 010 101 /1 §5.2.2 二进制计数器 一、二进制同步计数器 1. 3位二进制同步加法计数器 (1) 结构示意框图与状态图 输入计数脉冲 送给高位的进位信号 排列： Q2nQ1nQ0n

  20. 1 2 3 4 5 6 7 8 CP Q0 1 1 1 0 1 1 0 1 0 1 1 0 0 0 1 1 0 1 1 0 0 Q1 Q2 Z f f/2 f/4 f/8 f/8 所以，计数器也称为分频器

  21. FF2、FF1、FF0 (2) 分析和选择触发器 Q2、Q1、Q0 设计方法一： 按前述设计步骤 (2)(3)(4)（P297  299）（具体过程略）可得： C = Q2nQ1nQ0n J0= K0 = 1 J1= K1 = Q0 J2= K2 = Q1Q0

  22. FF2、FF1、FF0 (2) 分析和选择触发器 Q2、Q1、Q0 设计方法一： 按前述设计步骤 (2)(3)(4)（P297  299）（具体过程略）可得： C = Q2nQ1nQ0n J0= K0 = 1 J1= K1 = Q0 J2= K2 = Q1Q0

  23. & & FF0 FF1 FF2 C Q0 Q1 Q2 1J 1J 1J 1 C1 C1 C1 1K 1K 1K Q0 CP & Q1 Q1 Q2 Q2 C & FF0 FF1 FF2 Q0 Q1 Q2 1J 1J 1J 1 C1 C1 C1 1K 1K 1K Q0 CP 用T触发器(由JK触发器转换而成)构成的逻辑电路图 J0= K0 =1 J1= K1 = Q0 J2= K2 = Q1Q0 串行进位 触发器 负载均匀 并行进位 低位触发 器负载重

  24. 来一个CP翻转一次 当Q0=1，CP到来即翻转 当Q1Q0=1，CP到来即翻转 设计方法二： (5) 按计数规律进行级联 C = Q2nQ1nQ0n J0= K0 = 1 = T0 J1= K1 = Q0 = T1 J2= K2 = Q1Q0 = T2 n 位二进制同步加法计数器级联规律：

  25. Q0 Q1 Q2 FF0 FF1 FF2 1 1 1 1J 1J 1J C1 C1 C1 C 1K 1K 1K Q2 Q1 Q0 & & & CP (6) 用T ’型触发器构成的逻辑电路图(将Ti归入时钟方程) T1=Q0n T2= Q1nQ0n T0 = 1

  26. (7) 计数器计数容量、长度或模的概念 即为计数器能够记忆输入脉冲的数目，也即电路的有效状态数 M 。 000 111 3 位二进制同步加法计数器： /1 4 位二进制同步加法计数器： 1111 0000 /1 n 位二进制同步加法计数器：

  27. B = Q2nQ1nQ0n T1=Q0n T2= Q1nQ0n Q2 & & FF0 FF1 FF1 B Q0 Q1 1J 1J 1J Q2 1 C1 C1 C1 1K 1K 1K Q0 Q1 CP 2.3 位二进制同步减法计数器 Borrow 级联规律： —向高位发出的借位信号 若用T 触发器： T0 = 1

  28. & & & 1 U/D C/B 1J 1J 1J 1 Q1 Q0 Q2 C1 C1 C1 1K 1K 1K FF0 FF1 FF2 CP Q0 Q1 Q2 1 1 1 T0 = 1、T1= Q0n、T2= Q1nQ0n 3. 3 位二进制同步可逆计数器 (1) 单时钟输入二进制同步可逆计数器 加/减 控制端 加计数 T0 =1、T1=Q0n、T2= Q1nQ0n 减计数

  29. FF0 FF1 1 1 Q0 Q1 1J 1J FF2 C1 C1 1 Q2 CPU 1K 1K 1J C1 1K CPD Q0 Q2 Q1 1 1 1 & & CP1= CPU ·Q0n+ CPD · Q0n CP2=CPU · Q1nQ0n+ CPD · Q1nQ0n (2) 双时钟输入二进制同步可逆计数器 加计数脉冲 减计数脉冲 CP0= CPU+ CPD CPU 和CPD 互斥 CPU= CP，CPD= 0 CPD= CP，CPU= 0

  30. VCC CO Q0 Q1 Q2 Q3 CTT LD 0 0 0 0 Q0 Q1 Q2 Q3 0 0 1 1 CTP CO 16 15 14 13 12 11 10 9 74161 CTT 74161(3) LD CP 1 2 3 4 5 6 7 8 CR D0D1 D2 D3 CRCP D0D1 D2 D3CTP 地 4. 集成二进制同步计数器 (1) 集成 4 位二进制同步加法计数器 1) 74LS161 和 74LS163 逻辑功能示意图 引脚排列图 0 0 1 1

  31. CR = 1, LD = 1, CP， CR = 0 CR = 1，LD = 1， CR=1，LD=0，CP 74163 74161的状态表 同步清零  异步清零 Q3  Q0 = 0000 同步并行置数 Q3  Q0 = D3  D0 二进制同步加法计数 CTP = CTT = 1 保持 CTPCTT = 0 若 CTT = 0 CO = 0 若 CTT = 1

  32. VDD 2CR2Q32Q22Q12Q02EN2CP 16 15 14 13 12 11 10 9 Q0 Q1 Q2 Q3 CC4520 1 2 3 4 5 6 7 8 CC4520 1CP1EN1Q01Q11Q1Q31CR VSS EN CP CR 2) CC4520 EN使能端 (也可作计数脉冲输入) CP计数脉冲输入 (也可作使能端) CR异步清零

  33. VCC D0 CP RCCO/BO LD D2 D3 Q0 Q1 Q2 Q3 16 15 14 13 12 11 10 9 RC CT 74191 CO/BO 74191 U/D 1 2 3 4 5 6 7 8 CP LD D0D1 D2 D3 D1Q1Q0 CTU/DQ2 Q3地 (2) 集成 4 位二进制同步可逆计数器 1) 74191（单时钟）

  34. VCC D0 CR BO CO LD D2 D3 Q0 Q1 Q2 Q3 BO CR 16 15 14 13 12 11 10 9 CPU 74193 CO 74193 CPD LD 1 2 3 4 5 6 7 8 D0D1 D2 D3 D1Q1Q0 CPD CPU Q2 Q3地 2) 74193(双时钟)

  35. CP Q0 Q1 Q2 C CP FF0 FF1 FF2 1J 1J 1J Q0 Q1 Q2 1 1 1 C1 C1 C1 & 1K 1K 1K Q1 Q2 Q0 CP1=Q0 CP2=Q1 二、二进制异步计数器 CP0 = CP CP1 = Q0 1. 二进制异步加法计数器 CP2 = Q1 用T 触发器 (J=K =1) 下降沿触发 1 1 1 0 1 1 0 1 0 1 1 0 0 0 1 1 0 1 1 0 0 C = Q2nQ1nQ0n 并行进位 CP0= CP 若采用上升沿触发的 T  触发器

  36. D触发器构成的 T触发器 ( D = Q )， ——下降沿触发 & C FF1 FF0 FF2 Q0 Q1 & Q2 1D 1D 1D C FF1 FF0 FF2 Q0 C1 Q1 C1 C1 Q2 1D 1D 1D CP C1 C1 C1 Q0 CP Q2 Q0 Q1 Q1 Q2 【思考】若改用上升沿触发的 D 触发器？

  37. FF0 FF2 FF1 1J 1J 1J Q2 Q0 Q1 C1 C1 C1 CP 1K 1K 1K Q2 Q1 Q0 B 1 1 & 1 B=Q2nQ1nQ0n 2. 二进制异步减法计数器 用T触发器 (J = K = 1)上升沿触发 0 0 0 0 1 2 3 4 5 6 7 8 1 1 1 1 1 0 1 0 1 1 0 0 0 1 1 0 1 0 0 0 1 0 0 0 二进制异步计数器级间连接规律 CP0= CP CP1= Q0 CP2= Q1

  38. VCC CR Q3 D3 D1 Q1 CP0 Q0 Q1 Q2 Q3 14 13 12 11 10 9 8 74197 CT/LD CP1 1 2 3 4 5 6 7 74197 CP0 CR CT/LD Q2 D2 D0Q0 CP1 地 D0D1 D2 D3 3. 集成二进制异步计数器 74197、74LS197 计数/置数

  39. Q0 Q2 Q3 Q1 FF1 FF0 FF2 FF3 1J 1J 1J 1J C1 C1 C1 C1 1K 1K 1K 1K Q3 Q2 Q0 Q1 1 1 1 1 CP0 CP1 二-八-十六进制计数器的实现 M = 2 计数输出： 计数输出： M = 8 计数输出： M = 16 其它：74177、74LS177、74293、74LS293 等

  40. /0 /0 /0 /0 0000 0001 0010 0011 0100 /0 /1 /0 /0 /0 /0 1001 1000 0111 0110 0101 C Q1nQ0n 00 01 11 10 Q3nQ2n 0 0 0 0 00 01 11 10 0 0 0 0     0 1   （8421BCD 码） §5.2.3 十进制计数器 一、十进制同步计数器 1. 十进制同步加法计数器 状态图 时钟方程 输出方程

  41. Q3n+1 Q2n+1 Q1n+1 Q0n+1 Q1nQ0n Q3nQ2n 00 01 11 10 0001 0010 0011 0100 00 01 11 10 0110 1000 0111 0101     J1= Q3nQ0n, K1= Q0 0000 1001   & Q1 C FF1 Q0 FF0 FF2 FF3 Q2 Q3 & & & 1J 1J 1J 1J 1 C1 C1 C1 C1 1K 1K 1K 1K & Q3 CP 状态方程 检查能否自启动 驱动方程 将无效状态1010  1111 代入状态方程： J0 = K0 = 1, 1010 1011 0100 1110 1111 1000 J2 = K2 = Q1nQ0n 1100 1011 0100 J3 = Q2nQ1nQ0n,K3 = Q0n 该电路能自启动 选择下降沿、JK 触发器 逻辑图

  42. /1 /0 /0 /0 0111 0000 1001 1000 0110 /0 /0 /0 /0 /0 /0 0011 0100 0101 0001 0010 (※) 2. 十进制同步减法计数器 (P321-323) (※) 3. 十进制同步可逆计数器(P323-324)

  43. VCCCO Q0 Q1 Q2 Q3 CTT LD 16 15 14 13 12 11 10 9 74160(2) 1 2 3 4 5 6 7 8 CRCP D0D1 D2 D3CTP 地 4. 集成十进制同步计数器(※) 74160、74162 (1) 集成十进制同步加法计数器 • 74160引脚、状态图与74161(二进制同步计数器)相同 • 74162与74160区别： 74162同步清零74160异步清零

  44. VCC D0 CP RC CO/BO LD D2 D3 16 15 14 13 12 11 10 9 74190 1 2 3 4 5 6 7 8 D1Q1Q0 CTU/DQ2 Q3地 (2) 集成十进制同步可逆计数器(※) 1) 74190 (单时钟) • 74190 与74191 (单时钟二进制同步可逆计数器）功能类似

  45. VCC D0 CR BO CO LD D2 D3 16 15 14 13 12 11 10 9 74192 1 2 3 4 5 6 7 8 D1Q1Q0 CPD CPU Q2 Q3地 2) 74192 (双时钟) (※) • 74192 与74193 (双时钟二进制同步可逆计数器）功能类似

  46. Q0 Q1 Q2 Q3 M1 =2 CP0 M2 = 5 CP1 S9A S9B R0A R0B 二、十进制异步计数器 1. 2.十进制异步加法计数器和减法计数器(课后自学) 3. 集成十进制异步计数器 74290 M = 2 内部结构 M = 8 M = 16

  47. §5.2.4 N 进制计数器 用触发器和门电路设计 方法 清零端 (同步、异步) 用集成计数器构成 置数端 一、利用同步清零或置数端获得 N 进制计数 当 M 进制计数到SN–1后使计数回到 S0状态 【思路】 1. 写出状态 SN–1的二进制代码 【步骤】 2. 求归零逻辑表达式 3. 画连线图

  48. Q0 Q1 Q2 Q3 CTP CO 1 & 74163 CTT CP LD D0D1 D2 D3 CR 【例5.2.1】用4位二进制同步计数器 74163 构成12进制 计数器 解： 1. = 1011 2. 归零表达式： 同步置零 3. 连线图 同步清零

  49. Q0 Q1 Q2 Q3 & CT/ CP1 74197 CP LD CP0 D0 D1 D2 D3 CR 二、利用异步清零或置数端获得 N 进制计数 【思路】 当计数到 SN时，立即产生清零或置数信号， 使返回 S0 状态。（ SN瞬间即逝） 1. 写出状态 SN的二进制代码 【步骤】 2. 求归零逻辑表达式 3. 画连线图 【例5.2.2】用二进制异步计数器74197构成12进制计数器 异步置零 状态S12的作用： 产生归零信号 异步清零

  50. Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q0 Q1 Q2 Q3 Q0 Q1 Q2 Q3 CTP CTP CO CO 1 74161(0) 74161(1) CTT CTT LD LD 1 CP CP CR CR D0 D1 D2 D3 D0 D1 D2 D3 Q0 Q1 Q2 Q3 Q0 Q1 Q2 Q3 1 1 Q0 Q1 Q2 Q3 Q0 Q1 Q2 Q3 CP1 74290(个位) CP1 74290 (十位) CP S9A S9B R0B R0A S9A S9B R0B R0A CP0 CP0 三、 计数容量的扩展 1. 集成计数器的级联 CO0 1 1616 =256 CP 1 2 4 8 10 20 40 80 1010 =100

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