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ELETRÔNICA DIGITAL Parte 2 Latch, Flip-Flop e Contadores Prof.: Leo leo.schirmer@ifsc.com.br

Latch e Flip-Flop • DESAFIO 1: Projetar um contador de 0 até 99 para contar o número de veículos que entram em um estacionamento; leo.schirmer@ifsc.com.br

Latch e Flip-Flop • DESAFIO 2: Projetar um contador de 0 até 999 para contar as peças em uma esteira na linha de produção que acione um alarme quando chegar em um valor pré-determinado; leo.schirmer@ifsc.com.br

Latch e Flip-Flop • Para facilitar a análise inicial será considerado que as portas lógicas são ideais, ou seja, não tem atrasos na resposta; • Relembrando: • FUNÇÃO NAND (NÃO E): SÍMBOLO 1 Expressão L = A . B 1 1 Se uma das entradas for 0 a saída será 1 0 leo.schirmer@ifsc.com.br

Latch RS • O circuito abaixo é conhecido como Latch RS (Trava), cujo funcionamento será estudado em detalhes a seguir. • Para se considerar que o circuito está funcionando corretamente ele deverá atender algumas considerações: • Ele não poderá se tornar instável (oscilar indefinidamente); • As saídas deverão sempre ter lógica invertida. Sn Q Rn Q leo.schirmer@ifsc.com.br

Latch RS • Como temos a realimentação das saídas Q e Q nas portas de entrada a resposta não depende simplesmente do sinal de entrada, mas também do nível lógico da saída; • Assim, será feito uma análise considerando a variação do nível lógico na entrada, como sempre é feito, mas adicionalmente iremos supor as diferentes possibilidades na saída Q, obtendo assim uma tabela verdade expandida, para então analisarmos o resultado; • Na saída utilizaremos a denominação de Qi (inicial) para o valor atribuído inicialmente para a saída Q, e Qf (final) para o valor final encontrado para a saída Q. leo.schirmer@ifsc.com.br

Latch RS A seguir temos a tabela verdade expandida com o circuito ao lado. Sn Qi Qf Q Rn • Na sequência faremos a análise de cada linha da tabela verdade. leo.schirmer@ifsc.com.br

Latch RS • Linha 1, Sn= 1, Rn= 1 e Qi= 0; Sn Qi Qf 1 0 0 1 0 Q Rn 1 1 leo.schirmer@ifsc.com.br

Latch RS • Linha 4, Sn= 1, Rn= 0 e Qi= 1; Sn Qi Qf 1 1 0 01 1 0 Q Rn 01 0 leo.schirmer@ifsc.com.br

Latch RS • Linha 5, Sn= 0, Rn= 1 e Qi= 0; Sn Qi Qf 0 0 1 1-> 0 0 1 Q Rn 1 0 1 leo.schirmer@ifsc.com.br

Latch RS • Linha 7, Sn= 0, Rn= 0 e Qi= 0; Sn Qi Qf 0 0 1 1 X 0 Q Rn 1 0 leo.schirmer@ifsc.com.br

Latch RS • Linha 8, Sn= 0, Rn= 0 e Qi= 1; Sn Qi Qf 0 1 1 1 X 1 Q Rn 1 0 leo.schirmer@ifsc.com.br

Latch RS Com isso a tabela verdade expandida tem os valores completados abaixo, com a tabela simplificada ao lado. NÃO MUDA 0 1 EVITAR • Na sequência faremos a análise de cada linha da tabela verdade. leo.schirmer@ifsc.com.br

Latch RS • Do circuito Latch RS chegamos a tabela verdade do circuito. Sn Q Q Rn leo.schirmer@ifsc.com.br

Latch RS com ENABLE • Acrescentaremos uma entrada de Habilitação, conhecida como ENABLE. • Podemos observar no circuito abaixo que foram incluídas mais duas portas NAND, e nomearemos agora as duas entradas de S e R, para não confundir com as outras do circuito LATCH RS, a Sn e Rn, que também estão representadas no circuito abaixo; S Sn Q Q ENABLE R Rn leo.schirmer@ifsc.com.br

Latch RS com ENABLE • Quando a entrada ENABLE tiver nível lógico 0 fará com que as duas portas NAND da entrada tenham a saída com nível lógico 1, resultando que nas entradas Sn e Rn teremos o nível lógico 1 aplicando, não mudando a saída. S Sn Q 1 Não Muda 0 ENABLE 0 Q 0 1 R Rn Assim, para mantermos habilitado o circuito a entrada ENABLE deverá estar com nível lógico 1. leo.schirmer@ifsc.com.br

Latch RS com ENABLE • Considerando que na entrada ENABLE será aplicado o nível lógico 1 poderemos estudar o comportamento do circuito com as variações nas outras entradas conforme a tabela verdade ao lado. S Sn Q 1 ENABLE Q 1 1 R Rn leo.schirmer@ifsc.com.br

Latch RS com ENABLE • Linha 1: S = 0, R = 0. 0 1 S Sn Q Não Muda 1 ENABLE 1 1 1 Q 0 R Rn leo.schirmer@ifsc.com.br

Latch RS com ENABLE • Linha 2: S = 0, R = 1. 0 1 S Sn Q 0 1 ENABLE 1 1 1 0 Q 1 R Rn leo.schirmer@ifsc.com.br

Latch RS com ENABLE • Linha 3: S = 1, R = 0. 1 0 S Sn Q 1 1 ENABLE 1 1 0 1 Q 0 R Rn leo.schirmer@ifsc.com.br

Latch RS com ENABLE • Linha 4: S = 1, R = 1. 1 0 S Sn Q 1 1 Evitar ENABLE 1 1 1 0 Q 1 R Rn leo.schirmer@ifsc.com.br

Latch RS com ENABLE • Com isso podemos completar a tabela verdade abaixo. S Sn Q ENABLE Q R Rn OBS: se o circuito estiver habilitado leo.schirmer@ifsc.com.br

Circuito Detector de Transição • Cada porta tem um certo valor de atraso. No circuito com portas inversoras abaixo podemos observar o atraso entre a resposta da saída após a mudança de nível lógico na entrada. leo.schirmer@ifsc.com.br

Circuito Detector de Transição • Para o circuito abaixo se considerarmos este atraso teremos: Na saída teremos um pulso por um curto intervalo de tempo toda vez que L1 passar do nível lógico 0 para o nível lógico 1. leo.schirmer@ifsc.com.br

Latch RS • Podemos ter tanto a transição na subida ou descida do pulso leo.schirmer@ifsc.com.br

Latch D • Garante-se que as entradas sempre são complementares (evitar estado de oscilação na saída) Elimina-se OBS: se o circuito estiver habilitado Elimina-se leo.schirmer@ifsc.com.br

Flip-Flop D leo.schirmer@ifsc.com.br

Flip-Flop D • = Transição Negativa •  = Transição Positiva O flip-flop D (“data" ou dado, pois armazena o bit de entrada) possui uma entrada, que é ligada diretamente à saída quando o clock é mudado = CÓPIA/ARMAZENAMENTO 7474 leo.schirmer@ifsc.com.br

Flip-Flop JK • Na figura abaixo temos o FLIP-FLOP JK leo.schirmer@ifsc.com.br

Flip-Flop JK • Abaixo temos o esquema do FLIP-FLOP JK com a tabela verdade. 7476 leo.schirmer@ifsc.com.br

Flip-Flop JK • Se aplicarmos um sinal de CLOCK na entrada, e colocarmos as entradas J e K em nível lógico 1, teremos as curvas abaixo: A cada descida do pulso do CLOCK de entrada a saída muda de nível lógico leo.schirmer@ifsc.com.br

Flip-Flop JK Q3 Q2 Q1 Q0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 1 1 0 0 0 • Se ligarmos 4 FLIP-FLOP JK conforme o esquema abaixo teremos um contador: 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 1 0 1 0 0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 A cada descida do CLOCK incrementa o contador leo.schirmer@ifsc.com.br

Flip-Flop JK • FLIP-FLOP JK 7476 ( Dual JK) Tabela Verdade Símbolo Pinagem PRE = SET CLR = RESET CLK = CP leo.schirmer@ifsc.com.br

Flip-Flop JK • Na figura abaixo temos o FLIP-FLOP JK 7476 como contador leo.schirmer@ifsc.com.br

Flip-Flop JK Exercício: Considere o circuito abaixo, onde Q1=Q2=1 e Q0=Q3=0, complete as curvas de cada saída abaixo: leo.schirmer@ifsc.com.br

Flip-Flop JK CONTADOR ATÉ 9 COM 7476. Para obtermos um contador até 9 deveremos “Resetar” o contador no 10º pulso. Para isso utilizaremos uma porta NAND. As etapas são as seguintes: • Some 1 ao número desejado. Ex. 9 + 1 = 10; • Converta o número obtido em binário. 1010 = 10102; • Ligue os bits que tiverem em nível lógico 1 na entrada da porta NAND. Ex. No caso o 2º e o 4º bit; • Desconecte a chave do Reset (R) e ligue a saída da porta NAND no lugar da chave, nas entradas R. O esquema final ficará como na figura do slide a seguir. leo.schirmer@ifsc.com.br

Flip-Flop JK CONTADOR ATÉ 9 COM 7476. Conta normalmente até 9. Quando chegar o 10º pulso nas entradas da porta NAND teremos nível lógico 1, levando a saída ao nível lógico 0 e com isso a entrada do reset é ativada, zerando o contador. leo.schirmer@ifsc.com.br

Contador 7490 • É um C.I. onde os flip-flop já vem incorporados, facilitando a sua utilização como contador. SET CP0 CP1 RESET leo.schirmer@ifsc.com.br

Contador 7490 Diagrama funcional - Pinagem MS1, MS2 – Entradas SET [ R9(1), R9(2) ] MR1, MR2 – Entradas Reset [ R0(1), R0(2) ] CP0,CP1 – Entradas CLOCK [CKA, CKB] NC – Não conectado leo.schirmer@ifsc.com.br

Contador 7490 Tabela Verdade leo.schirmer@ifsc.com.br

Contador 7490 Exemplo de ligação Atenção leo.schirmer@ifsc.com.br

Contador 7490 Contador até 5 Reset= Nr. Desejado + 1 E conectar com as entradas RESET. Exemplo : Contador até 5 5 + 1 = 610 01102 Ligar em Q2 e Q1. leo.schirmer@ifsc.com.br

Contador 7490 DEZENA UNIDADE Contador com dois dígitos Contador até 99 Quando a unidade chega em 8 (1000) liga a saída Q3 em 1, após o 9, quando voltar para 0 novamente, incrementa a dezena (descida do pulso). leo.schirmer@ifsc.com.br

EXERCÍCIOS DE APLICAÇÃO • Exercício 1: No sistema abaixo o sensor S1 é utilizado para contar quantas peças são colocadas na caixa. • Projete um circuito digital com o 7490 que conte e mostre através de displays quantas peças foram colocadas na caixa. leo.schirmer@ifsc.com.br

Contador 7490 • Bloqueio do sinal de contagem. • Podemos precisar que o contador conte até um certo valor, por exemplo, para completar um determinado lote e depois pare a contagem e tome alguma ação, por exemplo ative algum sinal luminoso ou sonoro para informar ao operador que o lote está completo e a contagem somente reinicie após o operador ter trocado a caixa onde as peças produzidas são colocadas. • Nesse caso podemos utilizar uma porta AND ou OR, lembrando suas propriedades: leo.schirmer@ifsc.com.br

Contador 7490 • EXERCÍCIO 2: Projete um contador com o 7490 até 50 e depois pare, ligando uma lâmpada L1 para informar ao operador para trocar a caixa onde são armazenadas as peças produzidas. Após a troca da caixa o operador deverá apertar um botão e com isso o contador é zerado e a lâmpada é apagada. • Sabe-se que o motor irá parar automaticamente quando o contador chegar em 50. O valor da contagem deverá ser mostrado através de displays. leo.schirmer@ifsc.com.br

Contador 7490 • Resolução: A parada irá ocorrer em 50, ou seja 5 na dezena , assim 510 = 01012 • Sugere-se que, como medida geral, aqueles que estiverem em 1 liguem direto e os que estiverem em 0 utilizem um inversora para ligar em uma porta NAND. • A saída da porta NAND deverá ser ligada a entrada de uma porta AND, colocada entre o S1 e a entrada do contador 1 0 1 0 leo.schirmer@ifsc.com.br

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