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第 ３ 章 　组合逻辑电路设计

第 ３ 章 　组合逻辑电路设计. 工程 实现. （ 1 ）根据 导出 的逻辑图，选集成电路芯片，构成具有预定功能的电器装置。如 印刷电路 。. （ 2 ）从集成电路设计软件的 元件 库中，选相应的 门电路 ，组成集成芯片。. 所以要了解各种实用芯片和功能块的电气特性，熟悉它们的逻辑功能。. TTL 74,54 系列 MOS 4000 系列 ECL. 分类. 3-1 . 集成逻辑电路的电器特性. 其中以 TTL ， CMOS 应用最广泛，. TTL ： 74 系列， 54 系列， 54 系列可在环境恶劣的条件下使用，但价格昂贵。.

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第 ３ 章 　组合逻辑电路设计

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  1. 第３章 　组合逻辑电路设计 工程实现 （1）根据导出的逻辑图，选集成电路芯片，构成具有预定功能的电器装置。如印刷电路。 （2）从集成电路设计软件的元件库中，选相应的门电路，组成集成芯片。 所以要了解各种实用芯片和功能块的电气特性，熟悉它们的逻辑功能。

  2. TTL 74,54系列 MOS 4000系列 ECL 分类 3-1. 集成逻辑电路的电器特性 其中以TTL，CMOS应用最广泛， TTL：74系列，54系列，54系列可在环境恶劣的条件下使用，但价格昂贵。 又可分为普通型，肖特基型（S），低功耗S（LS），高级S（AS），ALS以及F（快速型）。

  3. 比较：TTL工作速度高 CMOS功耗较小 两者结合 Bicmos工艺 例：SN74LS00 SN——厂标（得克萨斯公司） 中国——CT 74——系列 LS——低功耗肖特基 00——2输入四与非门 CMOS：4000系列 又可分为HC（高速），AC（高级），AHC，HCT（与TTL兼容的HC），ACT，AHCT等，LVC（低压CMOS），ALVC等

  4. VNH＝ViH－Von VNL＝Voff －ViL 以TTL与非门为例，说明主要电器指标。 一.主要电器指标 1.输出电压与输入电压 Vth——阀值电平1.4V ViLmax又称关门电平记为Voff ViHmin又称开门电平记为Von 2.抗干扰容限

  5. G1 G2 ioH a iiH & & b ioL iiL & iiH G3 3. 输出电流和输入电流 a. 当G1门输出高电平，存在拉电流 对G1门输出电流 对G2, G3门输入电流 所以对74LS00理论上一个门可驱动20个同类门

  6. IoL IoH IoL 对于TTL，一般 < 故N0= IiH IiL IiL VI & Vo 5V b. 当G1门输出低电平，存在灌电流 对G1门输入电流 对G2,G3门输出电流 可以驱动同类门的个数——扇出系数N0 其中IoL也被称为最大驱动电流 4.关门电阻Roff、开门电阻Ron

  7. VI 0.5Vim tf：下降时间 0.9Vom 0.1Vom — — — — — — — — — t Vo — — — — — — — — — — — — — — — — — — 0.5Vom — — — — — — — — — tr：上升时间 0.1Vom 0.9Vom t — — — — — — — — tpdL tpdH tpdL ＋ tpdH tpd ＝ 2 5. 平均传输延迟时间tpd 平均延迟时间，决定了电路的工作速度

  8. Vcc a ﹠ F ◇ b a c ﹠ b ◇ ﹠ c ◇ d a 1 △ b c EN ▽ 二. 逻辑电路的输出结构 分三种结构： 1.推拉式结构（轮流导通截止） 缺点：不允许并联 2.集电极开路OC门（可实现线与） 缺点：需外加上拉电阻 3.三态输出结构（可实现总线控制）

  9. d3 2线 4线 Y3 ▽ EN a1 d2 Y2 ▽ Y EN Y1 d1 ≥1 a0 ▽ EN Y0 d0 ▽ EN 例：构成数据选择器

  10. L “0” H “1” 正逻辑 L “1” H “0” 负逻辑 三 正、负逻辑极性 在说明器件的逻辑功能时应说明采用的逻辑约定， 一般采用正逻辑。 P正＝P负* 7400的电平表 正逻辑 负逻辑

  11. （1） （3） （2） EN （4） （6） （5） （10） （8） （9） （13） （11） （12） 四. 逻辑符号 集成电路手册中常用逻辑符号来表示集成电路芯片的功能，所以要学会看逻辑符号，了解各引脚的定义。 例：74125 一共有14个引脚， 其中：14 Uc；7接地。 由四个相同单元组成，故只绘 出其中一个单元的相应标志

  12. EN EN＝1，Y高阻 EN＝0，Y＝A。传送信号 EN Y A 使能信号低电平有效，即：EN=0时，传送信号Y＝A EN EN Y A EN EN Y A EN＝0，Y高阻 EN＝1，Y＝A。传送信号

  13. 3-2常用组合逻辑模块 常用的有： 加法器，数值比较器， 编码器，译码器， 数据选择器等。 一. 4位并行加法器 1.一位全加器

  14. 0 0 P 3 0 3 Q Co 3 CI 2.4位并行加法器 应用： （1）余三码转换成8421BCD （2）8位加法器 （3）1位8421BCD加法器

  15. FA>B A COMP FA=B B FA<B FA>B & A & FA=B • A B • 0 0 0 1 0 • 0 1 0 0 1 • 0 1 0 0 • 1 1 0 1 0 FA>B FA=B FA<B B & FA<B 二. 数值比较器 数值比较器：对两个位数相同的二进制数进行数值比较以判其大小。 1.一位数值比较器

  16. A0 COMP 0 P A3 3 A<B P<Q B0 0 P=Q A=B Q B3 3 P>Q A>B < = > 2. 四位并行比较器 多位数值比较器是由高位开始逐位比较。 < = > 是3个级联输入端 当A3-A0，B3-B0都不能比较出结果时，由级联端来决定。 构成八位比较器 应用：

  17. X/Y 0 1 1 G0/3 2 2 3 三. 译码器 分：变量译码器，显示译码器。 意义： DX，X/Y定性符，可用BIN/FOUR代替 。 G：与关联符，表示0、1、2、3的各输出信号之间存在与逻辑关联。 1、2表示相应输入信号的权值。

  18. Y0—Y7输出低电平有效 0 Y0 A0 BIN/OCT 1 1 A1 2 2 A2 4 3 4 STA 5 6 STB & EN 7 Y7 STC BIN/OCT：二进制入， 八进制出。3—8译码器。 STA,STB,STC控制输入端 EN=STASTBSTC 并且只有在STA=1且STB，STC均为0时，使能端EN＝1 Yi＝mi输出由输入A0A1A2决定，且以低电平输出。 1. 典型的变量译码器 74138 意义： 其中： 使能端口的作用：可以方便地对译码器进行扩展 例：3-8线扩展成4-16线、2-4线扩展成4-16线

  19. 0 CIi BIN/OCT 1 Y0 1 Yi 2 ＆ 2 Xi 4 3 4 1 STA 5 ＆ Coi 0 6 STB & EN 0 7 STC Y7 2. 用变量译码器实现任意组合逻辑电路 由于译码器Yi=mi，因此辅以适当的门电路，便可以实现任何组合逻辑电路。 例1. 用3-8线译码器实现1位全加器

  20. 0 C BIN/OCT 1 Y0 1 B 2 ＆ 2 A 4 3 4 1 STA 5 ＆ 0 6 STB & EN 0 7 STC Y7 例2. 用译码器实现一组多输出函数

  21. 例3. 试用3-8线译码器和4位加法器构成1位 8421BCD码加法器。 特别注意加6修正。 利用Co3作使能端，Co3＝1，C＝1； Co3＝0，由CF>9决定C的值。

  22. 0 0 0 0 P 0 BIN/OCT A ∑ Y0 P 1 1 3 2 3 0 3 ＆ 2 0 3 4 3 Q B Co Q 3 4 Co 1 3 5 CI CI 6 & EN C 7 Y7 利用Co3作使能端，Co3＝1，C＝1； Co3＝0，由CF>9决定C的值。 CO3

  23. BE—MUX A0 D0 0 1 A1 2 A2 3 4 1 5 D EN & 6 D7 7 3. 数据分配器 例：当A2A1A0=100时， 若D＝1， 则译码器处于禁止状态Y4=1 若D＝0 ，则Y4=0 即将0传送至D4端。 A2A1A0地址变量。

  24. 共阴接法 “1”亮 共阳 “0”亮 发光二极管（LED） 液晶显示（LCD） 荧光显示 七段 八段 a D a b BCD 七段 译码器 C c f b g d B e c e A f d g 4. 显示译码器 以驱动LED的BCD—七段译码器为例 BCD－七段译码器，将输入的1位8421BCD码转换成七个输出去驱动各发光二极管。

  25. A0 MUX 0 0 A1 G0/3 1 Y 1 D0 D1 2 D2 3 D3 四. 数据选择器 意义： MUX数据选择器的定性符号 A1A0地址输入 D3D2D1D0数据输入 四选一数据选择器

  26. ST：使能端 MUX ST EN 选中 工作 ST＝0 ST＝1 A0 0 A1 G0/7 1 不选中 Y＝0 W＝1 A2 2 D0 Y D1 D2 D3 D4 W D5 D6 A2A1A0＝011，选中D3 D7 Y＝D3W＝D3 原码 反码 1. 典型的数据选择器 （1）8选1数据选择器74151 A2A1A0：地址输入 D7-D0：数据输入

  27. A0 MUX 0 G0/3 A1 1 ST1 EN Y1 D0 D1 输出为三态门 ST＝1 Y为高阻状态 D2 D3 ST2 Y2 （2）双4选1数据选择器74253 分上下二部分。 上部公共控制框，下部两个数据选择器。同一控制框控制 2. 数据选择器的扩展 利用使能端可以方便地实现数据选择器的扩展 例如:双4选1扩展成一个8选1，4选1扩展成16选1

  28. 3. 用MUX实现组合逻辑函数 三变量真值表 8选1数据选择器 比较： 令：Di=ai即可

  29. F A 2 MUX B 1 C 0 0 1 2 3 4 5 6 7 “1” 分三种情况讨论： （1）n＝m Di＝ai其中：n—地址数 m—变量数 例1. 用8选1数据选择器实现函数 BC A 00 01 11 10 0 1

  30. F 2 MUX A 1 B 0 0 1 2 3 4 5 6 7 “1” 例2. 用8选1数据选择器实现 同上 （2）n>m 例1. 用8选1数据选择器实现

  31. （3）n<m CD 00 01 11 10 AB (a)扩展法 00 (b)降维法——用卡诺图降维 01 卡诺图的变量数称为该图的维数，如果把某些变量也作为卡诺图小方格内的值，则会降低卡诺图的维数。 11 10 如果记图变量为X，对于原卡诺图（或降维图）中，当X＝0时，原图单元值为F，X＝1时，原图单元值为G，则在新的降维图中，对应的降维图单元中填入子函数XF＋XG BC A 00 01 11 10 0 1

  32. F A 2 MUX B 1 C 0 0 1 2 3 4 5 6 7 1 “D” “0” “1” 例1. 用8选1数据选择器实现函数 BC CD A 00 01 11 10 00 01 11 10 AB 0 00 01 1 11 10

  33. 例2. 用8选1数据选择器实现函数 BC A 00 01 11 10 CD 00 01 11 10 AB 0 00 01 1 11 10

  34. 五. 总线收发器 X Y Z DX1 DX0 DY1 DY0 DZ1 DZ0 D1 D0 有三个设备：X，Y，Z。 X和Y，X和Z要交换数据 X向Y传输数据时，DX1、DX0是输出端，DY1、DY0是输入端，DZ1、DZ2高阻 Z向X传输数据时， DZ1、DZ2是输出端，DX1、DX0是输入端， DY1、DY0高阻 D1、D0数据总线，且为双向，宽度为2(数据的位数） 为使X、Y、Z可经总线D完成数据的收发，在X、Y、Z与总线之间安装总线收发器。

  35. EN G3 M 3EN1[BA] 3EN2[AB] A B A & EN EN M功能 H X隔离 L H A B L L B A EN B M & EN 1. 总线收发器工作原理 （1）逻辑符号 （2）工作原理 一个2位总线收发器，由4个三态门构成

  36. XY Z X D2 D1 U1 0 X/Y 1 1 Z DZ1 X的总线收发器始终 处于工作状态 。EN＝0 DZ0 U2 0 X/Y 1 1 Y DY1 G3 G3 G3 DY0 3EN1[BA] 3EN1[BA] 3EN1[BA] 3EN2[AB] 3EN2[AB] 3EN2[AB] U3 1 X DX1 A DX0 总线应用 2. 应用实例 （1）A=0 ：U1、U3工作，U2高阻，Y与D断开C=1：X、U3、D、U1、Z C=0：Z、U1、D、U3、X （2） A=0 ：U2、U3工作，U1高阻，Z与D断开C=1：X、U3、D、U2、Y C=0：Y、U2、D、U3、X C A：地址总线 C：控制总线

  37. 文字描述 真值表 逻辑表达式 逻辑图 3-3. 组合电路的设计方法 方法由多种多样： 不同的设计对象，不同的实现手段，可采用不同的设计方法。反之，同一设计对象也可用不同的设计方法，得到不同的设计结果。 一. 由真值表、逻辑方程到门级实现 整体设计方法，用真值表或一组逻辑方程来描述电路的逻辑功能。 缺点：变量数不能太多，不能对电路作微小修改。

  38. F3 B3 并行补码 变换器 B2 F2 B1 F1 B0 F0 S S 二. 功能分析和函数分解——自上而下的设计方法 例1. 设计一个并行补码变换器 方法一. 5输入5输出，列真值表进行设计 方法二. 功能分析： （符号位）S＝1 B求反，再加1 S＝0 B保持不变

  39. F S 4位并行 加法器 4A 可控 反相器 4B 实质：自上而下分解成一个个模块，再配 上适当的门电路完成总的电路

  40. A 4位反码 加减 运算电路 F B S M M控制信号 M＝0 A＋B M＝1 A－B 不考虑向高位的进位 三. 改进原电路，实现逻辑功能 例1. 试设计一个四位二进制加/减电路 [A]原＝A3A2A1A0 [B]原＝B3B2B1B0 F=F3F2F1F0数值位，表示绝对值S——符号位

  41. F S 反码还原 循 环 进 位 生 成 符 号 位 生 成 F’ 4位加法器 CI 反码形成 A B 分析： M＝0时， ［F］原＝［A］原＋[B]原 S＝0 可用4位并行加法器实现。 B’ M＝1时， ［F］反＝［A］反＋[B]反 [A]原=[A]反，对[B]原求反, 再用四位并行加法器， 最后对[F]反还原。

  42. 其中：M=1时才需要［B］原 ［B］反 所以:S=MCo 同上例 设［A］原+［B］反的结果为CoX3X2X1X0 具体电路见P118，图3-3-4

  43. 改进：当人们开发出一种新的逻辑电路之后，又需根据不同的需要进行改进。改进：当人们开发出一种新的逻辑电路之后，又需根据不同的需要进行改进。 五. 逻辑验证和逻辑模拟 逻辑验证： 对设计结果进行检查和核对，看设计所得的电路的逻辑功能是否与设计要求规定的逻辑功能一致。 逻辑模拟： 即仿真。用一个系统来实现另一个系统。 一般有专门的计算机软件可供操作。

  44. 3-4 险象与竞争 前文讨论了在某一输入组合下的输出，这些输出和输入的关系是由电路的真值表决定的，称为静态输出和稳态输出。但有时会使电路产生瞬时的错误输出，这种输出称为险象，俗称毛刺。 一. 险象产生的原因 (1)构成电路的各元件均存在有传输时间tpd， 且长短不一。 (2)任何信号的变化不可能同时发生，总是有快有慢。 (3)输入信号的上升时间tr和下降时间tf均不为0。

  45. 二. 险象的分类 逻辑险象 功能险象 • 逻辑险象： • 当输入信号有一个或一个以上发生变化时，由于门的延时时间不同，可能会产生险象，这种险象称为逻辑险象。 2. 功能险象： 当有二个或二个以上输入信号发生变化时，由于可能变化的途径不同而产生的险象，称为功能险象。

  46. 例1：设G1门延迟时间小于G2门的延迟，输入信号仅有一个变量发生变化，且tr=tf=0 ，即： 无延迟 G1 a & b F a “0” b & G3 b c c “0” G2 b ab bc F 实际情况：由于G1tpd<G2tpd在F端出现瞬间的“0”现象。 理想情况： F(0,0,0)=F(0,1,0)=1

  47. F(1,0,0) 0 1 1 毛刺 例2：多个输入端变化,如b变化较a变化慢tpd时间,(忽略门延迟) (0,0,0) (1,1,0) F(0,0,0)=F(1,1,0)=1 但如果b变化慢于a变化,则： F(0,0,0) F(1,1,0)

  48. (1) 1111 1101： d变化，不发生变化的项a、b、c，其乘积项包含在F内 (2) 1000 1001 ： 三. 冒险的判断 1. 逻辑冒险 例: c变化。其中不发生变化的项a、b、d， 其乘积项abd没包含在F内，所以会有辑冒险象。 所以不会产生逻辑险象 推广：当P个输入变量发生变化时(P>1)，如果判断出不会产生功能险象，但在函数F的最简表达式中不包含(n-P)个不变变量的乘积项，则有逻辑险象的可能，否则，无逻辑险象的可能。

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