晶片製作申請事前注意事項說明

1. 晶片製作申請事前注意事項說明 晶片實作組 2005/02/25

2. Outline • 講義內容更新說明 • 重要公告 • 晶片製作申請 • 儀器設備使用申請 • 常見不受理申請原因 • 注意事項 • Stream out ＆ 檔案上傳方式 • 審查會後資料修改 & 其他應注意事項 • 製程公告、規定

3. 講義內容更新說明

4. 重要公告1:TSMC下線DRC注意事項(更新) • 由於先前有學生因違反design rule,而造成tsmc Fab廠人力負擔及時間延誤,所以tsmc嚴重警告,這些舉動不僅影響下線者本身,也有可能造成其他客戶及Fab廠損失,而未來如有類似情況,則tsmc有拒絕下線的權力,所以tsmc要求“design rule document is golden, every design has to follow design rule document”,所以晶片必需符合廠商提供的design rule才具有下線申請資格,並且麻煩各位配合下列事項: • CIC目前均接受Dracula & Calibre DRC report,但之前曾發生有因使用Dracula舊版次而產生DRC無法check到error的問題,所以至tsmc下線者若是採用Dracula做為DRC驗證tool者務必使用最新版次(IC5.0.33, Dracula 4.9.12-2003)或以上來run DRC以避免此問題。 • 由於每一梯次之申請件數均甚為龐大, CIC限於人力因素目前僅用Calibre來驗證之並做為下線申請資格審核的依據。 • 每次下線前請務必上CIC網站下載最新製程資料,並利用CIC release最新的command file作DRC,LVS check • DRC report必須沒有錯誤才具有下線申請資格,若因有command file所造成的假錯,則必須至 http://www2.cic.org.tw/~shuttle/drc/確認是否為合理的假錯, 並且將錯誤逐條解釋,並註明錯誤代號,若錯誤不為網址上所確認的合理假錯,則必須事先跟工程師確認。

5. 重要公告2 • 每梯次之截止時間一律訂為申請截止日當日下午五點整，逾時將關閉FTP，並不再接受檔案上傳，請注意網路壅塞情形，盡早上傳，以免因逾時及檔案上傳不完整而喪失下線資格。 • 每次有佈局檔上傳，均需附上DRC, LVS驗證結果，並都務必記得上傳OK檔，並至下列網址 : http://www2.cic.org.tw/~shuttle/chipworks/確認上傳資料，CIC將依該網頁資料進行下線作業，不再另行通知，若對此有任何疑問，請在上傳日當天17:00前聯絡製程工程師

6. 加入會員 申請者在申請晶片製作之前，教授/學生均須完成加入會員與製程資料申請及授權。 加入會員網址：http://www.cic.org.tw/cic_v13/main.jsp/系統登入 (教授若欲更改基本資料,亦需由此登入方能修改)

7. 製程資料申請 申請網址: http://www2.cic.org.tw/chip_fabrication/echip_fab/ 業務承辦人: 陳怡華小姐，Tel:03-5773693*131 ， Email: eva@cic.org.tw。

8. 前瞻性晶片製作申請 1.ftp 技術資料 包括佈局檔、佈局驗證結果檔(DRC、LVS或Apollo驗證結果檔)與 Tapeout Review Form。佈局檔案上傳完後請上傳” OK ”檔，以檢查上傳佈局檔是否無誤，並至晶片上傳檢查系統網頁: “ http://www2.cic.org.tw/%7Eshuttle/chipworks/ ”以確認申請是否成功(若網頁上無其上傳資訊者,視同無申請)。 註：使用Cell-Based Flow者，另附Fault Coverage log 檔。 2.ftp 申請書電子檔 包括 (1)前瞻性晶片製作申請表(94年度) (2)設計內容：[1]相關研究發展現況[2]研究動機[3]架構簡介[4]設計流程 [5]模擬結果[6]預計規格列表[7]測試考量[8]參考文獻。 (3)佈局驗證結果錯誤說明(無誤者仍需註明:驗證無誤) (4)佈局平面圖 (5)打線圖 (選擇不包裝的申請者，免送。) (6)智慧財產權切結書(94年度) 註：以上(1)至(6)項合成一個電子檔。 3.限時掛號郵寄(以郵戳為憑)或親送申請資料 包括 (1)前瞻性晶片製作申請表(94年度) (2)智慧財產權切結書(94年度) 註：以上(1)、(2) 需要蓋系所章與指導教授簽名。

9. 教育性晶片製作申請 1.ftp 技術資料。 包括佈局檔、佈局驗證結果檔(DRC、LVS或Apollo驗證結果檔)與 Tapeout Review Form。佈局檔案上傳完後請上傳” OK ”檔，以檢查上傳佈局檔是否無誤，並至晶片上傳檢查系統網頁: “ http://www2.cic.org.tw/%7Eshuttle/chipworks/ ”以確認申請是否成功(若網頁上無其上傳資訊者,視同無申請)。 2.ftp 申請書電子檔。 包括(1)教育性晶片製作申請表(94年度) – 1/2 (2)教育性晶片製作申請表(94年度) – 2/2 (3)設計內容：[1]原理及架構說明[2]設計流程[3]電路詳圖[4]模擬結果 [5]預計規格列表[6]測試考量。 (4)佈局驗證結果錯誤說明(無誤者仍需註明:驗證無誤) (5)佈局平面圖 (6)打線圖(選擇不包裝的申請者，免送。) (7)智慧財產權切結書(94年度) 註：以上(1)至(7)項合成一個電子檔。 3.限時掛號郵寄(以郵戳為憑)或親送申請資料。 包括(1)教育性晶片製作申請表(94年度) – 1/2 (2)教育性晶片製作申請表(94年度) – 2/2 (3)成績計分點名單 (4)智慧財產權切結書(94年度) 註：以上(1)、(2)、(3)、(4) 需要蓋系所章與指導教授簽名。

10. 成績記分點名單範例

11. 測試元件晶片製作申請–1/2 1. ftp 技術資料 包括佈局檔、佈局驗證結果檔(DRC、LVS或Apollo驗證結果檔)與 Tapeout Review Form。佈局檔案上傳完後請上傳” OK ”檔，以檢查上傳佈局檔是否無誤，並至晶片上傳檢查系統網頁: “ http://www2.cic.org.tw/%7Eshuttle/chipworks/ ”以確認申請是否成功(若網頁上無其上傳資訊者,視同無申請)。 2. ftp 申請書電子檔 包括(1)測試元件晶片製作申請表(94年度) (2)設計內容：[1]相關研究發展現況[2]研究動機及未來應用範圍[3]元件結構及其等效 模型簡介 [4]設計流程 [5]模擬結果(或未來量測項目) [6]預計規格列 表(或預計元件趨勢) [7]測試考量 [8]參考文獻 (3)佈局驗證結果錯誤說明(無誤者仍需註明:驗證無誤) (4)佈局平面圖 (5)智慧財產權切結書(94年度) 註：以上(1)至(5)項合成一個電子檔。 3. 限時掛號郵寄(以郵戳為憑)或親送申請資料 包括(1)測試元件晶片製作申請表(94年度) (2)智慧財產權切結書(94年度) 註：以上(1)、(2) 需要蓋系所章與指導教授簽名。

12. 測試元件晶片製作申請- 2/2 4. 測試元件晶片製作之審查方式： (1). TSMC 0.13除外的製程均由書面審查。 (2). TSMC 0.13測試元件須參加審查會議。 5. 下線製作優先順序列於前瞻性之後(TSMC 0.13測試元件的下線製作優先順序比照前瞻性)，等同教育性晶片，但為了有更多的元件模型提供學生電路設計，如經委員判定該梯次有符合下線資格的晶片，則每梯次至少下一顆，每顆晶片面積限制如下： (1). CMOS製程(TSMC 0.13除外)：晶片之長寬不得超過(即小於等於)1.5mm X 1.5mm； (2). GCT HBT & WIN PHEMT 製程：一律以申請表格上可勾選之面積為限。面積必須不得超過(即小於等於) 2 mm2 其他自訂大小之面積一概不予受理。 (3). TSMC 0.13製程：晶片之長寬不得超過(即小於等於)1.5mm X 2mm

13. 晶片製作申請相關業務承辦人

14. 測試報告停止收書面報告 1.晶片系統設計中心晶片下線測試報告停止收取書面測試報告，晶片下線設計者需於測試報告繳交期限內傳送電子檔測試報告（Word格式）至：testadm@cic.org.tw 2.測試報告填寫表格請至CIC網頁晶片製作-> 申請表格下載-> 選擇前瞻性測試報告格式或教育性測試報告格式下載。(目前已更新為94年新版本,請勿再用舊版本) 3.繳交報告者須自行備份寄送電子檔當日傳送資料或儲存傳送回條至少三個月，當作申覆依據。設計者請定期上CIC網查詢測試報告缺繳紀錄,若有紀錄錯誤, 請儘早和測試報告收件人員聯繫, 提供證明, 以免損失您下線權益. 4.未來CIC年度論文集將以光碟燒錄方式寄送各校圖書館及國家圖書館留存。

15. 儀器設備使用申請 儀器設備使用申請或技術諮詢 欲借用打線機同學皆須上過訓練課程,每次課程開課時間約為收到晶片前一周 詳細課程時間會公佈於e-news上.所有開課訊息也都會mail給所有老師 竹科：張恆茹小姐，電話03-5773693-192，Email: henzu@cic.org.tw, 南區辦公室：鄭順安先生，電話06-5053041-109，Email:sacheng@cic.org.tw 繳交測試報告 傳送電子檔測試報告（Word格式）至： testadm@cic.org.tw即可，無須再郵寄測試報告書面資料。Testkey部分尚須繳交完整量測數據與元件等效模型 教育性/前瞻性晶片 – 竹科 張恆茹小姐（03)5773693-192 Testkey- 各製程相關負責人， 例如：UMC 0.18um Mixed Signal (1P6M) CMOS 負責人 陳益誠先生，TSMC 0.35um Mixed-Signal (2P4M) CMOS使用Cell-Based Flow 負責人許志賢先生

16. 常見不受理申請原因 • 缺交測試報告，教授累計測試報告三篇未繳，學生任一篇測試報告未繳。 • 逾時、逾期上傳檔案或送交申請書或檔案不完整。 • 無驗證結果說明，layout 檔案不完整。 • 教育性晶片課程名稱及授課教授與「成績計分點名單」不符，或參與學生姓名與「成績計分點名單」不符。 • 針對審查委員所提之建議或修改事項提出之修改內容傳回時間超出規定時限。 • 針對審查委員所提之建議或修改事項提出之修改內容未傳回或傳回不完整。 • 此梯次面積不足，依評審成績及指導教授之 Paper credit 比較後，無法提供面積 • 給予下線。 • 設計案面積超過申請項目之限制大小。 • 電子檔打不開。 • 用錯 Technology File 。 • DRC Error。

17. 其他注意事項-1 • TSMC 0.35um SiGe製程因驗證軟體版本更新，使用舊版本之DRACULA DRC, LVS將發生無法預期錯誤，因此CIC將不再提供DRACULA command file,改以提供Calibre DRC, LVS, LPE之rule file作驗證，下線者均需改附Calibre 之驗證結果。 • 若在CIC RF Testkey Library中已有資料, 將不接受申請製作, 查詢方式: • CIC Web Site => 晶片製作 => 晶片測試辦法及量測資料下載 • 智慧財產權切結書填寫要完整,中文專稱題名稱要與申請書上的專題名稱相符. • 每次申請請至CIC網頁下載申請表格, 切勿再使用學長姐傳下來的舊表格. • 教育性申請者請附表2/2之電子檔,以避免同一教師多項課程申請造成混淆. • 教育性申請之研究內容,請勿將佈局圖當做電路詳圖貼附,以免被認定研究內容缺漏而不受理. • 請勿直接將TSMC 0.35um 2P4M製程當作TSMC 0.35um 1P4M的擴充版，而混用spice model以及 technology file。

18. 其他注意事項-2 • 提醒學校自費晶片製作申請者注意：若您有TSMC 0.18/0.35 SiGe製程及 UMC 0.18 製程擬晶片製作，請儘早提出申請。因此三製程為Foundry廠的shuttle製程，以方塊(block ,5000x5000 um^2)數訂購，而 每梯次的方塊數有限，故申請者須於時程表申請截止前三個月預約。如未能提前預約，則無法確認foundry廠有方塊數可供下線。 • TSMC 0.18製程T18-94B(F)梯次以full wafer方式tape out，有較多面積提供申請者使用，歡迎多加利用！ • 新增「學術界下線繳交佈局檔及注意事項」，申請者下線前應注意此項訊息，相關內容見網址：http://www2.cic.org.tw/chip_fabrication/index.html • 請勿自行定義打線圖Pin腳位置編號, 以免造成跨線, 詳情請參考CIC網頁94年度晶片製作之打線圖 • UMC 0.18um Cell-Base製程，上傳目錄獨立為CBU18。原有TSMC 0.35um Cell-Base製程目錄由COMPASS35更名為CBT35。目錄用途請參考: http://www2.cic.org.tw/~shuttle/chipworks/

19. 其他注意事項-3 提醒 I/O Library、Cell-Based以及MEMS製程的使用者 : 1.若您有使用I/O Library或 Cell Library請務必在晶片製作申請表上做正確的勾選。 2.I/O Library 所指的是晶片送至CIC後，由CIC做合成的I/O Library ，並非同學自行設計、透過其他管道所取得的Cell Library或是裸PAD。 3.Cell Library 所指的是晶片送至CIC後，由CIC做合成的Cell Library (使用Cell-Based Flow)，並非同學自行設計或是由其他管道所取得的Cell Library 4.MEMS製程指的是利用CIC提供的後製程（由RLS光罩定義）。若無利用CIC提供之後製程則不必勾選。 5.請謹慎勾選,以免因勾選錯誤而造成晶片無法正常工作

20. 其他注意事項-4 1. 使用CIC所提供之cell-library者(I/O pad除外)，晶片申請案不論面積大小均 要參加複審會 2. 使用CIC所提供之cell-library者，必須要在晶片製作申請表 的使用製程項目做 正確之勾選，以利CIC做正確的處理(避免影響同學本身下線的權益) 3. 勾選項目如下 使用製程： (1) UMC 0.18um 1P6M CMOS (使用Cell-Based Design Kit(UMC/Artisan) ) (2) TSMC 0.18um 1P6M CMOS (3) TSMC 0.35um 2P4M Mixed-mode (使用Cell-Based Design Kit(TSMC/TSMC), 使用TSMC I/O pad, 使用CMOS MEMS(使用CIC的後製程), 使用CMOS MEMS(後製程自行處理) (4) TSMC 0.35um 3P3M SiGe BiCMOS (5) GCT 2.0um HBT:  1mm x 1mm  1mm x 2mm  1.5mm x 1mm  1.5mm x 2mm  2mm x 1mm  2mm x 2mm  2.5mm x 1mm  2.5mm x 2mm  3mm x 1mm  3mm x 2mm (6) WIN 0.15um PHEMT:  1mm x 1mm  1mm x 2mm  1.5mm x 1mm  1.5mm x 2mm  2mm x 1mm  2mm x 2mm  2.5mm x 1mm  2.5mm x 2mm  3mm x 1mm  3mm x 2mm *使用CIC所提供之cell-library且需要CIC做replace者，請務必勾選 使用Cell-Based Design Kit *使用CIC所提供之I/O Pad(不含裸PAD)且需要CIC做replace者，請務必勾選 使用TSMC I/O pad

21. 其他注意事項-5 1.為正確分類所設計電路之屬性以方便委員審查並加速作業，新增設計電路所 屬類別一項，請務必勾選否則將可能會因未註明清楚而導致給不同專長領域 的委員來審查的結果。 2. 勾選項目如下 設計電路所屬類別: (1) Digital (2) Analog (3) RF (4) RF MEMS (5) Sensor MEMS 3.前瞻性/教育性/測試元件「晶片製作申請及審查流程」係針對學校提出晶片 製作申請時，為達到資源共享，作業整合，並配合下線廠商的時程，而分數 個階段進行審核及處理，作為晶片製作申請應遵循之規則。相關資料下載網 址： http://www2.cic.org.tw/chip_fabrication/index.html進入選項「申請表 格下載」。

22. 其他注意事項-6 1.由於UMC 0.18um製作上考慮到density的問題, 故會在每一層加上dummy metal, 致使同學的設計成品無法顯現電路圖形, 造成打線時方向腳位無法辨識, 故請同學們在繳交打線圖時, 請標示電路未rotate時的左下角位置(範例如下), 以使封裝廠能正確地找到實際腳位. 2. 其他製程使用cell lib.的同學亦請在打線圖左下角做標記, 以確認晶片方向. 各位同學需使用’+’來標記打線圖中Die的左下角的位置,以確保包裝過程之正確性. or

23. 製程目錄 申請FTP#目錄 已申請/上傳之目錄 閉鎖用目錄 CIC FTP目錄結構 1P6M18 1P5M25 new ADV2P4M35 01 02 EDU2P4M35 CBT35 lock CBT25

24. 檔案上傳流程（第一階段） 進入FTP站 進入製程目錄 進入new目錄 離開FTP站等待 15分鐘再上站 失敗 成功 上傳一小檔案 離開FTP站立刻 開始第二階段上傳

25. 檔案上傳第一階段—申請FTP Number ％ftp 輸入FTP指令，進入FTP對話環境（PC亦同）ftp>open ftp.cic.org.tw 3000 開啟至ftp.cic.org.tw，port 3000 Name(….):layout使用者名稱輸入layout Password:user@machine.school.edu.tw password為申請者之email ftp>cd 1P5M25 進入251P5M製程之目錄 ftp>cd new 進入新的目錄已取得ftp編號 順利的話，你所在的目錄是 1P5M25/new 同時你會拿到一個目錄編號。若此時無法進入，代表有其它申請者正在上傳檔案，請稍後再試。若有人卡死，正常狀況下，該君將在半小時內自動被系統踢掉 ftp>bin 設定上傳檔案格式為binary ftp>put xxxx.drc先將drc結果等小型檔案上傳 ftp>bye 離開命令列ftp軟體 上傳第一階段已完成，務必將所得到的ftp no填入申請書中。離線後可以立即再度上傳剩餘檔案

26. 檔案上傳流程（第二階段） 進入FTP站 進入製程目錄 進入和取得編 號同名的目錄 上傳所有檔案 上傳“ok”檔 離開FTP站

27. ％ftp 輸入FTP指令(再度連線)，進入FTP對話環境（PC亦同） ftp>open ftp.cic.org.tw 3000 開啟至ftp.cic.org.tw，port 3000 Name:layout使用者名稱輸入layout Password:user@machine.school.edu.tw password為申請者之email(須與第一階段所使用之email相同) ftp>cd 1P5M25 ftp>cd 03 進入與取得編號同名目錄 現在，你所在的目錄是 1P5M25/03 ftp>bin ftp>put *.gds上傳除了“ok”檔外的所有檔案 ftp>put *.doc ftp>put ok 最後上傳“ok”檔，一定要最後再上傳！ ftp>bye % 上傳已經完成，接下來可以等待系統檢查結果 檔案上傳第二階段

28. 晶片資料確認 打開瀏覽器鍵入 http://www2.cic.org.tw/~shuttle/chipworks/ 點選您所上傳製程連結，如EDU1P4M35 鍵入網址 選擇製程 錯誤原因 與處理

29. 晶片資料確認（續） 在網頁中尋找自己 的編號，確認檔案 名稱等資料正確性 編號01號佈局 檔資料列表 編號02號佈局 檔資料列表

30. 檔案上傳注意事項-1 • 上傳前請確定檔案均無夾帶病毒 • 上傳前注意檔案均為最後版本，申請書電子檔需整合為單一檔案 • 取得編號後，請先退出“new”目錄，再“cd”至所取得之編號資料夾內上傳檔案，以避免個人佔用“new”目錄過久，影響其他同學攫取編號 • 請記住自己的編號，避免檔案傳送至其他申請者之資料夾 • 請於截止日前必須傳送完全部所需資料，逾時不予受理 • 傳送完成後，請再次確認檔案大小是否相符，確保檔案完整性

31. 檔案上傳注意事項-2 • 上傳檔案時，請務必先下“bin”指令，以免檔案損壞或無法讀取 • 若檔案傳錯或更動需要更新檔案再上傳，則須更改檔案名稱；重新上傳佈局檔，需再附上DRC, LVS驗證結果，並再上傳“ok”檔，並務必記得再度至網址(http://www2.cic.org.tw/~shuttle/chipworks/)確認上傳資料 • 只要有上傳檔案，都務必記得再度瀏覽網頁確認自己資料正確性，以免因資料不正確而喪失下線資格

32. 自行閉鎖檔案上傳權限 • 如果已經確認自己的佈局檔一切正確，可以自行將目錄上傳權限閉鎖（亦可開鎖）。請參考http://www2.cic.org.tw/~shuttle/chipworks/中的說明。上傳目錄的權限亦可由上述連結看到。 • 上傳截止後（上傳截止日當天17:00），目錄將被CIC閉鎖，使用者亦無法自行開鎖。此時無法再上傳檔案，請再度瀏覽網頁確認自己資料正確。若先前資料正確，而在17:00後遭人竄改，為了避免晶片製作錯誤，請一定要聯絡CIC，我們會依照檔案更新先後紀錄處理。

33. 審查會注意事項 1. 口頭報告時間分配,每人20分鐘(包括審查委員問問題) (1) 相關研究發展現況及研究動機 .....…2 分鐘 (2) 架構簡介及電路設計 ...................... 5 分鐘 (3) 模擬結果 .........................................3 分鐘 (4) 佈局驗証及包裝結果 ...................... 2 分鐘 (5) 測試考量 ........................................ 2 分鐘 (6) 審查委員發問 ................................. 6 分鐘 2. 請同學提早30分鐘在現場等候，以隨時遞補不克前來 的同學

34. 近來隨著下線申請件數不斷地增加，CIC竹科辦公室現有場地數量已無法容納每一梯次所有的下線申請件數來安排委員審查。同時為了不超過每一場次審查委員之負荷量，在考量到有些受邀之審查委員可能因交通往返不便和時程安排上面的困難而無法參加時恐造成審查會委員出席人數不足之虞而影響到審查會的品質，CIC將視實際情況需要得以安排至南科場次。近來隨著下線申請件數不斷地增加，CIC竹科辦公室現有場地數量已無法容納每一梯次所有的下線申請件數來安排委員審查。同時為了不超過每一場次審查委員之負荷量，在考量到有些受邀之審查委員可能因交通往返不便和時程安排上面的困難而無法參加時恐造成審查會委員出席人數不足之虞而影響到審查會的品質，CIC將視實際情況需要得以安排至南科場次。 茲說明如下:  1. 對於安排至CIC南科辦公室審查會場次者，原則上以南部學校(彰化(含)以南)為第一優先，之後依序為中部和北部學校.已安排至南科者若無特殊因素(註1.)，原則上不予安排至竹科的審查會。  2.北部學校按申請時上傳檔案號碼之先後順序依序從竹科場次安排起，其餘視實際情況得安排至CIC南科辦公室之場次。  註.1: 有特殊因素者需於審查會場地公告前1天提出申請，並說明原因由CIC評估可能性後安排之，逾時不受理安排! 審查會場次安排說明

35. 其他應注意事項 • 除了為電路間的相互比較，否則一份申請書只能包含一個電路。 • 驗證結果說明(DRC, LVS)，需以條列方式敘述，說明錯誤原因，並附 • 註所使用之驗證檔案之版本。(如calibre DRC Ver. 2.2P3) • 口頭報告資料以投影片為主，每一個會場均提供投影機。1F的大會議 • 室、訓練教室A與B提供單槍投影設備，欲使用者請攜帶光碟片，並準 • 備意外狀況使用之透明投影片(CIC並不提供列印投影片)。若因CD- • ROM無法讀取，需以投影片（無準備者需自行負責）勿攜帶筆記型電 • 腦。 • 口頭報告的申請者，應按時間表提早30分鐘到達會場，遲到者以棄權 • 論，CIC不再額外安排審查時間。 

36. 審查會後資料修改 • 僅在審查會中得到委員同意者，方可進行資料修改。如資 • 料需修改，需於期限內完成，並以一次為限 • 修改後之書面資料需附於申請書後，並整合為單一檔案；上傳時，請先來電告之工程師其製程種類與編號。 • 修改之書面資料Mail給所負責之工程師或傳真至CIC，內容請註明製程種類、編號，傳真者請加註負責之工程師。 • 申請者由申請開始至公布下線名單前，需經常注意E-mail • 與通訊方式，以利審查作業進行。

37. 針對沒有工作站的使用者，CIC都有提供Linus版本的layout tool如Laker或是cadence的virtusal以及Linus版本的佈局驗證軟體Calibre，使用者若是只有ＰＣ也可以向CIC申請Linus版的軟體來安裝，詳細申請辦法請上CIC網頁的軟體使用申請查詢． CMOS-MEMS在設計上多半容易違反design rule,若是有疑問或建議可來電或來信給CIC負責CMOS MEMS的工程師． 申請CMOS-MEMS製程下線注意事項

38. 申請Cell-Based前瞻性晶片製作注意事項 92年度開始的Cell-Based前瞻性晶片製作申請案件，都必須提供電路測試故障涵蓋率 (Fault Coverage) 的報告，因此針對使用Cell based設計流程所產生之數位邏輯部分，必須加上掃瞄 (Scan) 的測試架構，若電路有使用到內嵌式記憶體 (Embedded Memory)，則須加上內置自測 (Memory BIST) 電 路。92年度之前瞻性晶片製作申請表以及Tapeout Review Form (for Cell-Based IC)將於11月底更新，敬請申請92年度Cell based前瞻性晶片製作者填寫更新之後的申請表 。 註:CIC已於2002年4月份的CIC eNews 18宣導

39. 砷化鎵下線規定: 1.每次下線前請確定所使用廠商的Cell library、DRC rule等有無變 動更新，若有更新，請務必使用最新的版本。 2.申請表的面積規格務必填寫正確，面積(__x__)=( X軸,Y軸 )座標，實際layout面積(包含die street面積)需符合申請表格上所可勾選之面積, 其他自訂大小之面積一概不予受理 。 3.最後上傳的檔案，必須跑過DRC (off-line)，並附表詳細解釋所有 的DRC錯誤，若CIC發現DRC有錯誤而未予更正即上傳，將退回申請。 4.要上傳的gds file前，先自行測試gds能否正確import回去，勿傳送轉檔錯誤的gds file。 5.申請表填寫上傳CIC後，下線的size不可自行要求變更， 除非審查結果要求縮小。 6.Layout座標的原點請務必放置在座標的中心原點(0,0)。

40. 砷化鎵下線規定: 7.由於製程的限制，電晶體的擺向請依照廠商提供的Cell裡面同樣的擺放方向(fingers 必須平行於X軸)，若新的Design manual新增擺放方面規定則依廠商規定統一變更擺放方向。 8.所填寫的面積大小，為包含die street的整體面積。 9.製程rules檢查錯誤，若有問題可與CIC工程師討論，不可逕行合理化(若懷疑廠商所提供之device有誤，請單獨跑此device之DRC，若真有誤才可將之合理化)。 10.檔案layout 上傳前，請詳細比對layout與電路的一致性，不可有漏畫電路的情形發生。 11.最後自行上網檢查檔案上傳編號、layout檔案名稱、面積大小、及所使用layout光罩層是否正確無誤。http://www2.cic.org.tw/~shuttle/chipworks/

41. 1. 佈局時請使用Create Instance的方式加入TSMC I/O PAD之佈局，請勿使用直接複製I/O PAD內部佈局的方式加入TSMC I/O PAD或將 TSMC I/O PAD的佈局做flatten的動作，以免發生無法替換TSMC I/O PAD的問題。 2.使用TSMC I/O PAD時，請將相鄰之TSMC I/O PAD佈局的邊緣貼齊，請勿任意將相鄰的兩個TSMCI/O PAD的佈局做部分重疊，以免在替換TSMC I/O PAD之後造成DRC Errors。 3.請勿使用”pad”做為設計者自行設計之pad的cell name，因設計者的pad與TSMC的pad的大小與佈局內之座標位置不一定相同，在替換I/O PAD時，將設計者的pad替換成TSMC的pad後，可能造成開路、短路等問題。 4.除Design Rule Document內規範不可用來當作cell name的名稱外，下列名稱也不可做為您所設計任何一個cell的cell name : con, v1, v2, v3, diode5vt, dm5vt, dmpad, io_all。另TSMC I/O PAD的cell name請勿任意更改以免發生無法替換I/O PAD的狀況。並請勿更改I/O PAD的cell name。 TSMC 0.35um CMOS製程TSMC standard I/O library使用注意事項