Register
Register. module Reg(Q, D, Clk); // parameter N = 16; input Clk; input [N-1:0] D; output [N-1:0] Q; reg [N-1:0] Q; // always @(posedge Clk) Q <= #`dh D; // endmodule. Register Reset_. module RegRst(Q, D, Reset_, Clk); // parameter N = 16; // input Reset_, Clk;
515 views • 37 slides