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第六章 时序逻辑电路

本章内容 6.1 　概述 6.2 　时序逻辑电路的分析方法 6.3 　常用的时序电路分析 6.3.1 　寄存器和移位寄存器 6.3.2 　计数器 6.3.2.1 　同步计数器 6.3.2.2 　异步计数器 6.3.2.3 移位寄存器型计数器 6.3.3 　顺序脉冲发生器 6.4 　时序逻辑电路的设计方法 6.5 时序逻辑电路的自启动设计. 第六章 时序逻辑电路. 第六章　时序逻辑电路 — 6.1 　概述. 时序逻辑电路： 任一时刻的输出信号不但取决于当时的输入信号，而且还取决于电路原来所处的状态。 一、时序逻辑电路的 结构特点 ：.

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第六章 时序逻辑电路

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  1. 本章内容6.1　概述6.2　时序逻辑电路的分析方法6.3　常用的时序电路分析6.3.1　寄存器和移位寄存器6.3.2　计数器6.3.2.1　同步计数器6.3.2.2　异步计数器6.3.2.3 移位寄存器型计数器6.3.3　顺序脉冲发生器6.4　时序逻辑电路的设计方法6.5 时序逻辑电路的自启动设计 第六章 时序逻辑电路

  2. 第六章　时序逻辑电路— 6.1　概述 时序逻辑电路：任一时刻的输出信号不但取决于当时的输入信号，而且还取决于电路原来所处的状态。 一、时序逻辑电路的结构特点： 1.时序电路包含组合电路和存储电路两个组成部分，而存储电路必不可少。 2.存储电路的输出状态必须反馈到输入端，与输入信号一起共同决定组合电路的输出。 向量Y 向量X 向量Q 向量Z X(x1，x2，…，xi) —— 输入信号 Y(y1，y2，…，yj) —— 输出信号 Z (z1，z2，…，zk) —— 存储电路的输入信号 Q(q1，q2，…，qL) —— 存储电路的输出信号

  3. 第六章　时序逻辑电路— 6.1　概述 Y(tn) = F[X(tn)，Q(tn)] —— 输出方程 Q(tn+1) = G[Z(tn)，Q(tn)] —— 状态方程（对与独立的一个RS、 JK、D触发器称为特征方程） Z(tn) = H[X(tn)，Q(tn)] —— 驱动方程（激励方程） tn，tn+1表示相邻的两个离散时间；q1，q2，…, qL为状态变量，代表存储器的输出状态，Q为状态向量 二、按照存储单元状态变化的特点，时序电路可以分成同步时序电 路和异步时序电路两大类。 在同步时序电路中，所有触发器的状态变化都是在同一时钟信号作用下同时发生的。而在异步时序电路中，各触发器状态的变化不是同时发生，而是有先有后。异步时序电路根据电路的输入是脉冲信号还是电平信号，又可分为：脉冲异步时序电路和电平异步时序电路。

  4. 第六章　时序逻辑电路— 6.1　概述 三、按照输出信号的特点，时序电路可分为米里型和摩尔型两种。 米里型型电路的输出状态不仅与存储电路有关，而且与输入也有关，其输出函数Y为：Y(tn) = F[X(tn)，Q(tn)] 摩尔型型电路的输出状态仅与存储电路的状态有关而与输入无关，其输出函数Y为：Y(tn) = F[Q(tn)] 时序电路的典型电路有：寄存器，移位寄存器，计数器等，其分析方法比组合电路更复杂些，要引进一些新方法。

  5. 第六章　时序逻辑电路— 6 . 2　分析方法 　 只要能写出给定逻辑电路的输出方程，状态方程，驱动方程，就能表示其逻辑功能，可据此求出在任意给定输入变量和电路现状态下电路的次态和输出。 一般步骤： 1. 从给定的逻辑图中，写出每个触发器的驱动方程，时钟方程和电路的输出方程。 2. 求电路的状态方程。把驱动方程代入相应触发器的特性方程，可求出每个触发器的次态方程。即电路的状态方程，并标出时钟条件 3. 列出完整的状态转换真值表（包括检查电路能否自启动）。画出状态转换图或时序图。依次假设初态，代入电路的状态方程，输出方程，求出次态。（对n个触发器来说，应包括2n个状态）及输出，列出完整的状态转换真值表，简称状态转换表。 4. 确定时序电路的逻辑功能。

  6. 第六章　时序逻辑电路— 6 . 2　分析方法 J1=Q2nQ3n ，K1=1 J2=Q1n ，K2=Q1n Q3n J3=Q1n Q2n ，K3=Q2n 例: 做出下图时序逻辑电路的状态转换表,状态转换图和时序图。 ① 根据图可写出电路的驱动方程：

  7. ②将驱动方程代入JK触发器的特征方程Qn+1=JQn + KQn中，得状态方程为： Q1n+1=Q2Q3 Q1 Q2n+1=Q1 Q2 + Q1Q3 Q2 Q3n+1=Q1Q2Q3 + Q2Q3 第六章　时序逻辑电路— 6 . 2　分析方法 ③写出输出方程为：Y=Q2Q3 ( ) 在一系列时钟信号操作下电路状态转换的全部过程找出来,则电路的逻辑功能便可一目了然。 状态转换表：若将任何一组输入变量及电路初态的取值代入状态方程和输出方程，即可算得电路次态和输出值：以得到的次态作为新的初态，和这时的输入变量取值一起，再代入状态方程和输出方程进行计算，又可得到一组新的次态和输出值。如此继续，将结果列为真值表形式，便得到状态转换表。

  8. 例题中电路无输入变量，次态和输出只取决于电路的初态，设初态为Q3Q2Q1=000，代入其状态方程及输出方程，得：例题中电路无输入变量，次态和输出只取决于电路的初态，设初态为Q3Q2Q1=000，代入其状态方程及输出方程，得： Q1n+1= 0 • 0 • 0 =1 • 1=1 Q2n+1= 0 • 0 + 0 • 0 • 0=0 Q3n+1= 0 • 0 • 0 + 0 • 0=0 Q1n+1= 0 • 0 • 1 =0 Q2n+1= 1• 0 + 1 • 0 • 0=1 Q3n+1= 1 • 0 • 0 + 0 • 0=0 Q1n+1= 1 • 0 • 0 =0 • 0=1 Q2n+1= 0 • 1 + 0 • 0 • 1=1 Q3n+1= 0 • 1 • 0 + 1 • 0=0 Y=0 • 0=0 又以100为初态，代入得 再以010为初态，代入得 如此继续，依次得到100，101，110，000，又返回最初设定的初态，列出其状态转换表。

  9. 每经过七个时钟触发脉冲以后输出端Y从高电平跳变为低电平，且电路的状态循环一次。每经过七个时钟触发脉冲以后输出端Y从高电平跳变为低电平，且电路的状态循环一次。 所以此电路具有对时钟信号进行计数的功能，且计数容量等于七，称为七进制计数器。 若电路初态为111，代入方程得： Q3Q2Q1=000，Y=1 代表状态 状态转换图： 更形象表示时序电路的逻辑功能。 →代表转换方向，输入变量取值写出斜线之上，输出值写在斜线之下。

  10. 时序图： 在时钟脉冲序列作用下电路状态，输出状态随时间变化的波形图叫做时序图。

  11. 第六章　时序逻辑电路— 6.3　常用的时序电路分析（寄存器） 6.3.1 寄存器和移位寄存器 在数字系统中，常需要一些数码暂时存放起来，这种暂时存放数码。一个触发器可以寄存1位二进制数码，要寄存几位数码，就应具备几个触发器，此外，寄存器还应具有由门电路构成的控制电路，以保证信号的接收和清除。 　 移位寄存器除了具有寄存数码的功能外，还具有移位功能，即在移位脉冲作用下，能够把寄存器中的数依次向右或向左移。它是一个同步时序逻辑电路。 一、寄存器： 维持阻塞结构的单拍工作方式寄存器,其接收数码时所有数码都是同时读入的,称此种输入、输出方式为并行输入，并行输出方式。

  12. 第六章　时序逻辑电路— 6.3　常用的时序电路分析（寄存器） CC4046是三态输出的4位寄存器，能寄存4位二值代码。 LDA+LDB=1时,电路处于装入数据的工作状态。 LDA+LDB=0时,电路处于保持状态。 ENA=ENB=0时，电路正常工作 ENA+ENB=1时，电路输出高阻态

  13. 第六章　时序逻辑电路— 6.3　常用的时序电路分析（移位寄存器） 二、移位寄存器 1）从CP上升沿开始到输出新状态的建立需要经过一段传输延迟时间，故当CP上升沿同时作用于所有触发器时，它们输入端的状态都未改变。 2）F1按Q0原来的状态翻转， F2按Q1原来的状态翻转， F3按Q2原来的状态翻转，同时，输入端的代码存入F0，总的效果是寄存器的代码依次右移一位。例如在四个CP周期内输入代码依次为1011，移位情况如状态表。

  14. 可见，经过4个CP信号后，串行输入的四位代码全部移入了移位寄存器，并在四个输出端得到并行输出代码。利用移位寄存器可实现代码的串行—并行转换。若再加4个CP信号，寄存器中的四位代码还可以从串行端依次输出。可见，经过4个CP信号后，串行输入的四位代码全部移入了移位寄存器，并在四个输出端得到并行输出代码。利用移位寄存器可实现代码的串行—并行转换。若再加4个CP信号，寄存器中的四位代码还可以从串行端依次输出。 用JK触发器构成的移位寄存器

  15. 为便于扩展逻辑功能和增加使用的灵活性，在定型生产的移位寄存器集成电路上有的又附加了左、右移控制、数据并行输入、保持、异步置零（复位）等功能。如74LS194A是一个4位双向移位寄存器。

  16. 双向移位寄存器74LS194A的功能表: 用两片74LS194A接成8位双向移位寄存器:

  17. 第六章　时序逻辑电路— 6.3　常用的时序电路分析（计数器） 6.3.2 计数器 计数器的作用: 用于对时钟脉冲计数，还可用于定时，分频，产生节拍脉冲，进行数字运算等。 1. 按计数器中的触发器是否同时翻转分类，可把计数器分为同步和异步两类。在同步计数器中，当时钟脉冲输入时触发器的翻转是同时发生的。而在异步计数器中，触发器的翻转有先有后，不同时翻转。 2 .按计数过程中计数器中的数字增减分类：　 随计数脉冲的输入而做依次递增计数 加法计数器： 减法计数器：做依次递减计数 可逆计数器：计数过程可增可减 3. 按计数容量（即计数模）分类：有十进制计数器，十二进制计数器，六十进制计数器等等。

  18. 第六章　时序逻辑电路— 6.3　常用的时序电路分析（同步计数器） 用T触发器构成的同步二进制加法计数器 6.3.2.1 同步计数器： 1.同步二进制计数器 a).同步二进制加法计数器： 在一个多位二进制数的末位上加１时，若其中第 i 位（即任何一位）以下各位皆为１时，则第 i 位应改变状态（由0变成1，由1变成0）。而最低位的状态在每次加1时都要改变。 同步计数器既可用T触发器构成，也可以用T´触发器构成。 用T触发器构成计数器时，应使： T0=1 T1=Q0 T2=Q0Q1 T3= Q0Q1Q2 即使：

  19. 状态转换表

  20. Q0n+1 = Q0 Q1n+1 = Q0Q1+ Q0Q1 Q2n+1 = Q0Q1Q2+ Q0Q1Q2 Q3n+1 = Q0Q1Q2Q3 + Q0Q1Q2Q3 电路的状态方程： 电路的状态转换图 每输入16个计数脉冲计数器工作一个循环，并在输出端C产生一个进位输出信号，所以又把这个电路叫十六进制计数器。

  21. 电路的时序图 由时序图上可以看出，若计数输入脉冲的频率为f0，则Q0、 Q1、 Q2、 和Q3端输出脉冲的频率将依次为f0/2、 f0/4、 f0/8、和f0/16。针对计数器的这种分频功能，也把它叫做分频器。

  22. 4位同步二进制计数器74161的逻辑图 74161为中规模集成的4位同步二进制计数器 具有二进制加法计数功能之外,还具有预置数、保持和异步置零等附加功能。异步置零即只要RD出现低电平，触发器立即被置零，不受CP的控制。

  23. 74161的功能表如下: 还可用T´触发器构成同步二进制计数器： 需使每次计数脉冲到达时只能加到该翻转的那些触发器的CP输入端上，而不能加给那些不该翻转的触发器 使得： CP0=CP CP1=CP • Q0 CP2=CP • Q0Q1 CP3=CP • Q0Q1Q2 即使:

  24. 用T´触发器构成的同步十六进制加法计数器CC4520用T´触发器构成的同步十六进制加法计数器CC4520 b). 同步二进制减法计数器： 在n位二进制减法计数器中，只有当第 i 位以下各位触发器同时为0时，再减1才能使第 i 位触发器翻转。因此可得： 用T触发器组成： 用T´触发器组成：

  25. 用T触发器接成的同步二进制减法计数器 同步二进制减法计数器的状态转换真值表

  26. 单时钟同步十六进制加/减计数器74LS191 有些应用场合要求计数器既能进行递增计数又能进行递减计数，这就需要做成加/减计数器。 74191还具有异步预置数功能。 电路只有一个时钟信号输入端，电路的加、减由U/D的电平决定，所以称这种电路结构为单时钟结构。

  27. 74191的时序图： 74191的功能表 CP0是串行时钟输出端。当C/B=1的情况下，在下一个CPI上升沿到达前CPO端有一个负脉冲输出

  28. 双时钟同步十六进制加/减计数器74LS193 加法计数脉冲和减法计数脉冲来自两个不同的脉冲源。当CPU端有计数脉冲输入时，计数器做加法计数；当CPD有计数脉冲输入时，计数器做减法计数。加到CPU和CPD上的计数脉冲在时间上应该错开。 74193也具有异步置零和预置数功能。

  29. T0=1 T1=Q0Q3 T2=Q0Q1 T3=Q0Q1Q2+Q0Q3 Q0n+1=Q0 Q1n+1=Q0Q3Q1+Q0Q3Q1 Q2n+1=Q0Q1Q2+Q0Q1Q2 Q3n+1=(Q0Q1Q2+Q0Q3)+ (Q0Q1Q2+Q0Q3)Q3 2. 同步十进制计数器 a)．同步十进制加法计数器 由T触发器构成，在二进制加法计数器基础上改造得到． 驱动方程： 状态方程：

  30. 状态转换表：

  31. 电路的状态转换图

  32. 同步十进制加法计数器74LS160的逻辑图 74160的功能表与74161的功能表相同

  33. b)．同步十进制减法计数器 T0=1 T1=Q0 (Q1Q2Q3) T2=Q0Q1(Q1Q2Q3) T3=Q0Q1Q2 Q0n+1=Q0 Q1n+1=Q0 (Q2+Q3)Q1+Q0 Q1 Q2n+1=(Q0Q1Q3)Q2+(Q0+Q1)Q2 Q3n+1=(Q0Q1Q2)Q3+ (Q0+Q1+Q2)Q3 从同步二进制减法计数器基础上演变而来．主要在于实现如何使0000状态减1后跳变为1001状态． 其驱动方程和状态方程如下：

  34. 状态转换表：

  35. 单时钟同步十进制可逆计数器74LS190的逻辑图 当加／减控制信号U/D=0时做加法计数； 当U/D=1时做减法计数

  36. 6.3.2.2 异步计数器： 1．异步二进制计数器：采用从低位到高位逐位进位的方式工作。 由T´触发器构成，只需将低位触发器的Q端接至高位触发器的时钟输入端就行了。 由时序图可见，触发器输出端状态的建立要比CP下降沿滞后一个传输延迟时间。

  37. 用上升沿触发的T´触发器同样可以组成异步二进制加法计数器，但每一级触发器的进位脉冲应改由Q端输出。用上升沿触发的T´触发器同样可以组成异步二进制加法计数器，但每一级触发器的进位脉冲应改由Q端输出。 由T´触发器组成的异步二进制减法计数器 异步二进制加法和减法计数器都是将低位触发器的一个输出端接到高位触发器的时钟输入端而构成。采用下降沿动作的T´触发器时，加法计数器以Q端为输出端，减法计数器以Q端为输出端。而在采用上升沿动作的T ´触发器时，情况正好相反，加法计数器以Q端为输出端，减法计数器以Q端为输出端。

  38. 第六章　时序逻辑电路— 6.4　时序逻辑电路的设计方法 一、设计原则与步骤： 　根据给出的具体逻辑问题，设计时序电路图来完成这一逻辑功能。要求电路最简。最简标准：触发器和门电路数目最少，其输入端最少。 步骤： 一、逻辑抽象，得出状态转换图（表） ①分析因果关系，确定输入变量，输出变量 ②确定电路的状态数 ③定义逻辑状态含意，将电路状态之间的转换关系找出来 二、状态化简：在状态转换图中有两个以上状态，它们输入相同，输出相同。转换到的次态也相同，则可称它们为等价状态。多个等价状态可合并为一个状态。状态化简的目标是建立最小的状态转换图。

  39. 三、状态分配：确定触发器的数目n，取2n-1<N2n，N为状态转换图中的有效状态，给电路的每个状态分配一个二进制代码，又称状态编码，编码方案以组合电路是否最简为标准。三、状态分配：确定触发器的数目n，取2n-1<N2n，N为状态转换图中的有效状态，给电路的每个状态分配一个二进制代码，又称状态编码，编码方案以组合电路是否最简为标准。 四、选定触发器类型，求出输出方程，状态方程和驱动方程。 五、根据求出的输出方程和驱动方程画出逻辑电路图。 六、检查设计的逻辑电路是否具有自启动能力。若不能自启动应采取措施解决。 例１.设计一个带进位输出端的十三进制计数器 解：分析：计数器无输入逻辑信号，只有进位输出信号，属于摩尔型电路。C——进位信号，C＝1为有进位输出，C＝0为无进位输出十三进制计数器应有13个状态：

  40. 由于23<N≤24 , 所以取n=4, 用4个触发器 取0000 ~ 1100 为 S0 ~ S12 的编码

  41. 画出表示次态逻辑函数和进位输出函数的卡诺图:画出表示次态逻辑函数和进位输出函数的卡诺图: 可分解为5个卡诺图 , 经化简得: Q3n+1=Q2Q1Q0 + Q3Q2 Q2n+1=Q2Q1Q0 + Q3Q2Q1 + Q3Q2Q0 Q1n+1=Q1Q0 + Q1Q0 Q0n+1=Q3Q0 + Q3Q2Q0 C = Q3Q2

  42. Q3n+1=(Q2Q1Q0+Q2 )Q3+( Q2Q1Q0)Q3 Q2n+1=(Q3Q1+Q3Q0)Q2 + Q2Q1Q0 Q1n+1=Q1Q0 + Q1Q0 Q0n+1=(Q3 + Q3Q2 )Q0 C=Q3Q2 J3=Q2Q1Q0，K3=Q2 J2=Q1Q0，K2=Q3Q1Q0 J1=Q0，K1=Q0 J0=Q3Q2，K0=1 若选用JK触发器,则将状态方程转换为 Qn+1=JQn+KQn标准形式. 得:

  43. 为验证电路的逻辑功能是否正确,可将0000作为初始状态代入状态方程依次计算,所得结果应与以上所列的状态转换表相同。为验证电路的逻辑功能是否正确,可将0000作为初始状态代入状态方程依次计算,所得结果应与以上所列的状态转换表相同。 最后应检查电路的自启动。将3个无效状态1101、1110和1111分别代入状态方程计算，所得次态分别为0010、0010和0000，故电路能自启动。 例2：设计一个串行数据检测器，要求：连续输入三个或三个以上的1时输出为1，其它输入情况下输出为0 解：分析:电路应至少有4个不同状态,即 S0 —— 没输入1之前状态 S1 —— 输入1个1后的状态 S2 —— 输入2个1后的状态 S3 —— 输入3个1或3个以上1后的状态

  44. 可看出，S2与S3两个状态在同样的输入条件下它们转换到同样的次态，且转换后得到同样的输出。所以，S2与S3为等价状态，可合并为一个状态，得出最简状态转换图。可看出，S2与S3两个状态在同样的输入条件下它们转换到同样的次态，且转换后得到同样的输出。所以，S2与S3为等价状态，可合并为一个状态，得出最简状态转换图。 化简后得： Q1n+1=XQ0n + XQ1n Q0n+1=XQ1Q0 Y=XQ1 J0=XQ1，K0=1 J1=XQ0，K1=XQ0+X=X 状态数 N=3 2n-1<N2n 所以，n=2 触发器位数为2 对状态进行编码：可使S0=00，S1=01，S2=10 电路次态和输出卡诺图： 格内填写的内容为Q1n+1Q0n+1/Y 采用下降沿JK触发器构成电路，驱动方程为：

  45. 画出电路的逻辑图： 进行自启动检查：若电路初始为11状态 X=0 Q1n+1=0 即为00状态 Q0n+1=0 Y为0 X=1 Q1n+1=1 即为10状态 Q0n+1=0 Y为1 电路的完整状态转换图：

  46. 例3.设计一个自动售饮料机的逻辑电路：它的投币口每次只能投入一枚五角或一元的硬币。投入一元五角钱硬币后机器自动给出一杯饮料；投入两元（两枚一元）硬币后，在给出饮料的同时找回一枚五角的硬币。例3.设计一个自动售饮料机的逻辑电路：它的投币口每次只能投入一枚五角或一元的硬币。投入一元五角钱硬币后机器自动给出一杯饮料；投入两元（两枚一元）硬币后，在给出饮料的同时找回一枚五角的硬币。 解：1.分析：取投入硬币的状态为输入逻辑变量，投入一枚五角硬币用A=1表示，未投入则用A=0表示；投入一枚一元硬币用B=1表示，未投入则用B=0表示；给出饮料和找五角钱为两个输出逻辑变量，Y=1表示给出饮料，Y=0则表示未给出饮料，Z=1表示找回一枚五角硬币，Z=0则表示不找。设未投币的状态为S0，投一枚五角硬币后为S1，投入一枚一元硬币后为S2 。在S2状态再投入五角硬币后应转回S0状态，Y=1，Z=0;再投入一元硬币后应转回S0状态同时找出一枚五角硬币，Y=1，Z=1。 2.所以状态数为3，触发器确定用2个，令：　　　S0 —— 00 S1 —— 01 S2 —— 10 BA

  47. 3.经化简后，得：Q1n+1= Q1Q0A+Q0B+Q1AB Q0n+1=Q1Q0B+Q0AB Y＝Q1B+Q1A+Q0A Z = Q1A 4.选用D触发器和与非门构成此时序逻辑电路： 可使D0= Q1Q0B+Q0AB= Q1Q0B • Q0AB D1= Q1Q0A+Q0B+Q1AB 5.画出逻辑图：略 6.进行自启动检查：初态若为11，则分为4种情况考虑 AB=00 则：Q1n+1=1，Q0n+1=1，Y=0，Z=0 AB=01 则：Q1n+1=1，Q0n+1=0，Y=1，Z=0 AB=10 则：Q1n+1=0，Q0n+1=0，Y=1，Z=1 AB=11 则：Q1n+1=X，Q0n+1=X，Y=X，Z=X 可见在输入为00时，电路的次态不能回到有效循环中去，所以，此电路不具有自启动功能。

  48. 6.5 时序逻辑电路的自启动设计 可以通过修改卡诺图化简方案的方法使电路具有自启动功能。 例6.4.4 设计一个七进制计数器，要求它能够自启动。 已知该计数器的状态转换图及状态编码如下图： 按照卡诺图化简的最简要求可得到方程： Q1n+1 = Q2 Q3 Q2n+1 = Q1 Q3n+1 = Q2

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