第 11 章半导体存储器

半导体存储器可用来存储大量的二进制信息。常用的半导体存储器有随机存储器（RAM）和只读存储器（ROM）两大类型。半导体存储器可用来存储大量的二进制信息。常用的半导体存储器有随机存储器（RAM）和只读存储器（ROM）两大类型。可编程逻辑器件是在只读存储器的基础上发展起来的一种可以由用户定义和设置逻辑功能的大规模集成器件，它具有结构灵活、集成度高、处理速度快和可靠性高等特点，在工业控制和产品开发等方面得到了广泛的应用。本章首先介绍随机存储器和只读存储器，然后介绍几种典型的可编程逻辑器件。第11章半导体存储器

学习目的与要求： 了解随机存储器（RAM）的功能与结构特点；掌握RAM的容量表示方法及容量扩展方法；了解只读存储器(ROM)的功能、分类与电路组成；熟悉可编程逻辑器件——PLA、PAL和GAL的结构及编程方式；会用ROM和PLA构成组合逻辑电路。第11章半导体存储器

随机存储器（RAM）是一种能够随时对任一存储单元进行写入信息和读出信息的存储器，所以又叫做“读／写存储器”，有双极型和MOS型两种类型。随机存储器（RAM）是一种能够随时对任一存储单元进行写入信息和读出信息的存储器，所以又叫做“读／写存储器”，有双极型和MOS型两种类型。双极型RAM:用晶体管触发器作为基本存储单元，其集成度低、功耗大，但存取速度快，多用做高速缓冲存储器。 MOS型RAM:动态RAM靠小电容来记忆信息。要定时地 “刷新”。为刷新而设置的电路较为复杂，但动态RAM记忆单元本身简单、集成度高、成本低、功耗小。静态RAM:由MOS管做存储记忆单元，其记忆时间不受限制，不需要刷新，而其功耗比双极型又低，所以它在微型计算机中得到广泛应用。 11.1 随机存储器（RAM）

图11-1给出了RAM的结构框图，主要由地址译码器、存储矩阵和读写控制电路等组成。 11.1 随机存储器（RAM） 11.1.1 RAM的结构和工作原理图11-1 RAM的结构框图

11.1 随机存储器（RAM） 地址泽码器是一个线译码器，一个地址码对应着一条选择线。当某条选择线被选中时，与该选择线相联系的存储单元就与数据线相通，以便实现读数或写数。当一个地址码选中存储矩阵中相应的存储单元时，是读还是写，根据读写控制端的电平决定。当读写控制端 =1时，执行读操作，RAM将存储矩阵中的内容送到输入输出（ I／O）端上；当 = 0时，执行写操作，RAM将输入输出（I／O）端上的输入数据写入存储矩阵中。在同一时间内不可能把读写指令同时送入RAM芯片。因此可以把分开的输入线和输出线合用一条双向数据线（I／O），利用读写控制信号和读写控制电路，通过I／O线读出或写入数据。

11.1 随机存储器（RAM） 11.1. 2 RAM的容量及容量扩展 RAM的核心是由存储单元组成的存储矩阵，存储矩阵的大小反映了RAM的容量。如静态RAM2114中有4096个触发器，排列成64×64的矩阵，它分成1024个存储单元，每个单元可存放四个二进制信息（称单元字长为4位），即1024（字）×4（位），其容量一般写成1K×4。RAM2114的外引线排列如图11-2（a）所示。它有10条输入地址线 A9～A0，对应着 =1024个存储单元；4条数据线对应单元字长为4位；为读写控制端，为片选控制端，相应的逻辑功能如图11-2（b）所示。

11.1 随机存储器（RAM） 11.1. 2 RAM的容量及容量扩展图11-2 RAM2114

11.1 随机存储器（RAM） 一片RAM芯片所能存储的信息量是有限的，往往把多片RAM组成一个容量更大的存储器，以满足实际工作的需要。 RAM容量的扩展分位数的扩展和字数的扩展。 1、RAM位数的扩展位数扩展的方法是将几片RAM的地址输入端、读写控制端、片选端都对应地并联在一起，I／O端的位数就得到了扩展，总位数等于几片RAM位数之和。图11-3是由两片RAM2114组成的存储器位数扩展电路，两片 RAM的分别作为高四位数据端和低四位数据端，构成 1024字×8位的 RAM存储器。

11.1 随机存储器（RAM） 位数扩展的方法是将几片RAM的地址输入端、读写控制端、片选端都对应地并联在一起，I／O端的位数就得到了扩展，总位数等于几片RAM位数之和。图11-3是由两片RAM2114组成的存储器位数扩展电路，两片 RAM的分别作为高四位数据端和低四位数据端，构成 1024字×8位的 RAM存储器。图11-3 RAM2114位数扩展

2、RAM字数的扩展 字数扩展的方法是将几片RAM的I／O端、读写控制端、地址输人端都对应地并联起来，再用一个译码器控制各RAM芯片的片选端即可。图11-4是由四片RAM2114组成的存储器字数扩展电路，2／4线译码器的两位数码输入线A11和A10作为最高位和次高位与RAM的A9～A0十位地址码输入线合到一起，共有 A11～A0十二位地址码输入线，组成 4096字× 4位的RAM（212=4096），总字数等于几片RAM字数之和。 11.1 随机存储器（RAM）

11.1 随机存储器（RAM） 图11-4 RAM2114字数扩展

只读存储器（ROM）在正常工作时只能读出不能写入，当电源断开后，ROM中的信息仍然保留而不会丢失，具有非易失性。因此ROM是用来存储固定二进制信息的器件。只读存储器（ROM）在正常工作时只能读出不能写入，当电源断开后，ROM中的信息仍然保留而不会丢失，具有非易失性。因此ROM是用来存储固定二进制信息的器件。只读存储器一般是指固定ROM，可编程ROM已经发展成为一个独立的系列——可编程逻辑器件PLD。 1、 ROM的结构 ROM的结构包括地址译码器、存储矩阵、输出电路等，图11-5给出了它的结构框图。 ROM的结构包括地址译码器、存储矩阵、输出电路等，图11-5给出了它的结构框图。 11.2 只读存储器（ROM）

11.2 只读存储器（ROM） ROM的结构包括地址译码器、存储矩阵、输出电路等，图11-5给出了它的结构框图。图11-5 ROM的结构框图

2、 ROM的工作原理 图11-6为二极管ROM电路。地址译码器是一个二极管构成的2线/4线译码器，两位地址输入A1和A0能指定四个不同的地址，对应于四个字线。例如，当地址代码 A1A0=10时，地址译码器中只有与字线 W2相连的两个二极管的阴极同时为“1”，“与”门输出W2=1（称为W2被选中，其余字线 W3、W1、W0均为“0”）。此时在存储矩阵中，只有与字线W2相连接的那只二极管的阳极为高电平，导通后使位线D2=1，其余二极管均截止，D3、D1、D0位线均为“0”。 11.2 只读存储器（ROM）

11.2 只读存储器（ROM） 于是，存储矩阵中输出的数据为D3D2D1D0=0100。这就是说，地址码A1A0=10时，译码器使字线W2=1，并将存储矩阵中所对应的字单元（0100）调了出来，字长四位。四个地址的存储内容列于表11-1中。图11-6 二极管ROM电路

11.2 只读存储器（ROM） 表11-1 ROM功能表 ROM就其电路的总体结构来看，从地址译码器输出端字线W3～W0和输入地址码A1、A0的逻辑关系可以看出，地址译码器是一个“与”逻辑阵列；从存储矩阵输出端位线D3～D0和输入量W3～W0的逻辑关系可以看出，存储矩阵是一个“或”逻辑阵列（含有四个“或”门）。

11.2 只读存储器（ROM） 例如位线D0上连接的两个二极管的阴极通过电阻接地，构成一个“或”门电路，其逻辑式D0=W0＋W1。图11-7为简化ROM存储矩阵阵列图。图11-7 简化的ROM存储矩阵阵列图

11.2 只读存储器（ROM） 图11-8表示用ROM构成字符发生器显示字母“R”的原理。7行5列构成存储矩阵，将字母“R”的形状分割成若干部分并在相应单元存入信息“1”。当地址输入由000～110周期地循环变化时，即可逐行扫描各字线，把字线W0～W6所存储的字母“R”的字形信息从位线D0～D4读出，从而使显示设备（如发光二极管矩阵等）一行行地显示出图11-8（b）的字形。

11.2 只读存储器（ROM） 图11-8字符显示原理

11.3 可编程逻辑器件（PLD） 可编程逻辑器件（PLD）是80年代蓬勃发展起来的专用集成电路，它是指由用户自行定义功能（编程）的一类逻辑器件的总称。这类器件的核心部分都是由两个逻辑门阵列（“与”阵列和“或”阵列）所组成。用户可根据实际应用需要，将PLD生产厂家提供的标准结构联接的“与”和“或”逻辑阵列产品，按某种规定方式改变PLD器件内部的“与”和“或”阵列（或两者之一）的结构，从而获得所需要的逻辑功能。PLD器件有多种，这里只介绍其中几种。

11.3.1 PLD连接方式 图11-9（a）是一个基本的PLD结构图。从图中可以看出，门阵列交叉点上的连接方式共有三种情况：（1）硬线连接：硬线连接是固定连接，不可以编程改变。（2）可编程接通单元：它依靠用户编程来实现“接通”连接。（3）可编程“断开”单元：编程实现断开状态。这种单元又称为被编程擦除单元。硬链接单元、可编程接通单元和可编程断开单元的图形符号如图11-9（b）所示。 11.3 可编程逻辑器件（PLD）

11.3 可编程逻辑器件（PLD） 图11-9 PLD表示法

按最简与-或式编程的器件称为可编程逻辑阵列（PLA），PLA的与阵列和或阵列都是可以编程的。按最简与-或式编程的器件称为可编程逻辑阵列（PLA），PLA的与阵列和或阵列都是可以编程的。用PLA构成组合逻辑电路是PLA的主要应用之一。用PLA实现四位二进制码变换成四位格雷码的码制变换器如图11-10所示。 11.3 可编程逻辑器件（PLD） 11.3.2 可编程逻辑阵列（PLA）图11-10二进制码变格雷码阵列图

11.3 可编程逻辑器件（PLD） 对应的表达式为：图11-10二进制码变格雷码阵列图

11.3 可编程逻辑器件（PLD） 相应的真值表为：

11.3 可编程逻辑器件（PLD） 11.3.3 可编程阵列逻辑（PAL）可编程阵列逻辑（PAL）是一种与阵列可编程或阵列固定的可编程逻辑器件，其基本结构如图11-11所示。用PAL构成实现逻辑函数的电路时，每个输出所表示的与项个数不能大于或阵列的输入与项数。由图11-11（b）编程后的内部结构可得L3、L2、L1、 L0的逻辑表达式为：

11.3 可编程逻辑器件（PLD） （a）编程前的内部结构（b）编程后的内部结构图11-11 PAL的基本结构

GAL的与阵列可编程，或阵列固定。为了达到通用的目的，GAL在输出三态门之前连接一个输出逻辑宏单元（OLMC），如图11-12所示。GAL的与阵列可编程，或阵列固定。为了达到通用的目的，GAL在输出三态门之前连接一个输出逻辑宏单元（OLMC），如图11-12所示。 11.3 可编程逻辑器件（PLD） 11.3.4 通用阵列逻辑（GAL）图11-12 GAL内部原理图（局部）

OLMC由4个数据选择器（输出选择器、与项选择器、三态选择器和反馈选择器）、一个D触发器及一个异或门（极性选择）等组成，其内部结构如图11-13所示。OLMC由4个数据选择器（输出选择器、与项选择器、三态选择器和反馈选择器）、一个D触发器及一个异或门（极性选择）等组成，其内部结构如图11-13所示。输出选择器控制或门的输出信号通过D触发器送入输出端的三态门。通过D触发器时，可实现时序逻辑电路的逻辑功能；否则实现组合逻辑电路的功能。与项选择器控制来自与阵列中的第一个与项是否为或门的输入信号。三态选择器控制输出三态门的工作状态。反馈选择器选择反馈到本级与阵列的反馈信号。异或门（极性选择）用来选择同相输出还是反相输出。 11.3 可编程逻辑器件（PLD）

11.3 可编程逻辑器件（PLD） 图11-13 OLMC的内部结构

11.3 可编程逻辑器件（PLD） 通过对OLMC中所需的控制信号的编程，可以实现专用输入模式、基本组合输出模式、反馈组合输出模式和寄存器输出模式等。 GAL通过对数据选择器和异或门控制端编程，实现不同的输出模式，再通过对与阵列的编程以及在输入端口加上设计规定的输入信号，从而得到设计所要求的逻辑功能。

第 11 章 半导体存储器