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コンパレータノイズが A/D コンバータの性能に与える影響に関する研究

コンパレータノイズが A/D コンバータの性能に与える影響に関する研究. ◎ 吉原　慶，浅田　友輔，宮原　正也， 岡田　健一，松澤　昭 東京工業大学大学院理工学研究科電子物理工学専攻. 発表内容. 研究背景 A/D コンバータの動作原理 Flash ADC Subranging ADC SAR ADC 解析結果 まとめ. : 有効ビット. : サンプリング 周波数. 研究背景.

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コンパレータノイズが A/D コンバータの性能に与える影響に関する研究

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Presentation Transcript

  1. コンパレータノイズがA/Dコンバータの性能に与える影響に関する研究コンパレータノイズがA/Dコンバータの性能に与える影響に関する研究 ◎吉原　慶，浅田　友輔，宮原　正也， 岡田　健一，松澤　昭 東京工業大学大学院理工学研究科電子物理工学専攻

  2. 発表内容 • 研究背景 • A/Dコンバータの動作原理 • Flash ADC • Subranging ADC • SAR ADC • 解析結果 • まとめ K. Yoshihara, Tokyo Tech.

  3. :有効ビット :サンプリング 周波数 研究背景 －中速・中分解能のA/D変換には、オペアンプベースのADCであるPipeline ADCが用いられていたが、近年ではコンパレータベースのSAR ADCも用いられるようになってきた。そのため、より詳細なコンパレータの解析が必要である。 －コンパレータベースのADCにおいて、コンパレータノイズが性能に与える影響についての解析を行った。 K. Yoshihara, Tokyo Tech.

  4. 有効ビット コンパレータノイズ －ノイズの影響により、コンパレータの出力が変化する点が 幅を持つようになる（不感帯と呼ばれる）。 K. Yoshihara, Tokyo Tech.

  5. ADC　特徴 K. Yoshihara, Tokyo Tech.

  6. Flash ADC －コンパレータを2n-1個並列に配置し、同時に比較を行う。 ノイズの影響は全コンパレータで一様。 コンパレータ動作回数 2n-1個×1回 K. Yoshihara, Tokyo Tech.

  7. Subranging ADC －Flash ADCを二段階に分け、変換を行う。 上位ビットの変換はノイズの許容範囲が広い。 コンパレータ動作回数 2n/2個×2回 K. Yoshihara, Tokyo Tech.

  8. SAR ADC －DACの出力を上位ビットから順に1とし、比較を行い確定していく。 下位ビットの変換ではノイズによる誤変換を起こす確率が高い。 コンパレータ動作回数 1個×n回 K. Yoshihara, Tokyo Tech.

  9. SAR ADCでのノイズの影響 Flash ADC SAR ADC MSB-1 MSB-2 MSB －コンパレータノイズが一様とすると、SAR ADCの ノイズによる影響はFlash ADCと同程度となる。 K. Yoshihara, Tokyo Tech.

  10. －ノイズパワー：　　，量子化ノイズ：　　　　　　　，信号電力：－ノイズパワー：　　，量子化ノイズ：　　　　　　　，信号電力： ：i番目の変換動作時のコンパレータノイズ ≈ ENOBSARENOBFlash,subranging ENOB　理論式 　：コンパレータノイズの標準偏差 Flash、Subranging型 SAR型 －ノイズパワー： K. Yoshihara, Tokyo Tech.

  11. シミュレーション結果 －ノイズによるENOBの低下は、コンパレータの比較回数に依らずほぼ同程度となった。 ENOB@s=0.5 K. Yoshihara, Tokyo Tech.

  12. まとめ • コンパレータノイズによるENOBの劣化は、比較回数の違いがほぼ影響しないことを確認した。 ENOB@s=0.5 • 今後、各変換毎にコンパレータノイズを変化させ、ノイズによる影響のより詳細なシミュレーションを行う必要がある。 K. Yoshihara, Tokyo Tech.

  13. 参考文献 [1]I. Mehr and L. Singer, “A 55-mW, 10-bit, 40-Msample/s Nyquist-Rate CMOS ADC,” IEEE JSSC, vol.36, no.3, pp.318-325, March 2000. [2]J. Park, H.J. Park, J.W. Kim, S. Seo and P. Chug, “A 1mW 10-bit 500KSPS SAR A/D Converter,” IEEE ISCAS, pp.581-584, May 2000. [3]M. Boulemnakher, E.Andre, J.Roux and F. Paillardet, “A 1.2V 4.5mW 10b 100MS/s Pipeline ADC in a 65nm CMOS,” ISSCC Digest of Technical Papers, pp.250-611, February 2008. [4]V. Giannini, P. Nuzzo, V. Chironi, A. Baschirotto, G. Van der Plas and J. Craninckx, “An 820uW 9b 40MS/s Noise-Tolerant Dynamic-SAR ADC in 90nm Digital CMOS,” ISSCC Digest of Technical Papers, pp.238-610, February 2008. K. Yoshihara, Tokyo Tech.

  14. K. Yoshihara, Tokyo Tech.

  15. K. Yoshihara, Tokyo Tech.

  16. 量子化ノイズ→ ，コンパレータノイズ→ ，信号電力→ K. Yoshihara, Tokyo Tech.

  17. 6bit SAR ADCでσを変化させたときの 理論値とシミュレーションの誤差 K. Yoshihara, Tokyo Tech.

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