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第五章 时序逻辑电路

5.1 概 述 5.2 触发器 5.3 时序逻辑电路的分析 5.4 常用时序逻辑电路 5.5 时序逻辑电路的设计 5.6 用 PLD 实现时序逻辑电路. 第五章 时序逻辑电路. x 1. y 1. 组合逻辑 电 路. …. …. …. …. x i. y j. w 1. q 1. 存储电路. …. …. w k. q l. 第五章 时序逻辑电路. 5.1 概 述. 一、时序电路的特点. 1. 定义. 任何时刻电路的输出，不仅和该时刻的输入信号有关，而且还取决于电路原来的状态。. 2. 电路特点.

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第五章 时序逻辑电路

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  1. 5.1 概 述 5.2 触发器 5.3 时序逻辑电路的分析 5.4 常用时序逻辑电路 5.5 时序逻辑电路的设计 5.6 用PLD实现时序逻辑电路 第五章 时序逻辑电路

  2. x1 y1 组合逻辑 电 路 … … … … xi yj w1 q1 存储电路 … … wk ql 第五章 时序逻辑电路 5.1 概 述 一、时序电路的特点 1. 定义 任何时刻电路的输出，不仅和该时刻的输入信号有关，而且还取决于电路原来的状态。 2. 电路特点 输 出 输 入 (1) 与时间因素 (CP) 有关； (2) 含有记忆性的元件 (触发器)。

  3. x1 y1 组合逻辑 电 路 … … … … xi yj w1 x1 y1 q1 存储电路 y2 x2 … … wk ql J Q1 1J Q2 C1 K 1K CP 二、时序电路逻辑功能表示方法 1. 逻辑表0达式 (1) 输出方程 (2) 驱动方程 (3) 状态方程 2. 状态表、卡诺图、状态图和时序图

  4. CP Y(tn) 输出 X(tn) 输入 组合 电路 组合 电路 组合 电路 存储 电路 Y(tn) 输出 X(tn) 输入 存储 电路 Q W CP 三、时序逻辑电路分类 计数器、寄存器、读/写存储器、 顺序脉冲发生器等。 1. 按逻辑功能划分： 2. 按时钟控制方式划分： 同步时序电路 触发器共用一个时钟 CP，要更新状态的触发器同时翻转。 异步时序电路 电路中所有触发器没有共用一个 CP。 Mealy型 3. 按输出信号的特性划分： Moore型

  5. 5.2 触发器 一、基本要求 1. 有两个稳定的状态(0、1)，以表示存储内容； 2. 能够接收、保存和输出信号。 二、现态和次态 触发器接收输入信号之前的状态。 1. 现态： 2. 次态： 触发器接收输入信号之后的状态。 三、分类 基本、同步、主从和边沿。 1. 按电路结构和工作特点： 2. 按逻辑功能分： RS、JK、D 和 T(T)。 3. 其他： TTL 和 CMOS，分立和集成。

  6. Q = 1 Q Q Q Q Q = 0 & & R G1 S 0 1 1 0 R S R S R先撤消： Q和Q 均为UH S先撤消： Q = 1 Q = 0 5.2.1 基本RS触发器 Q = Q “保持” 一、电路及符号 Q = 0 0 态 0 1 1 0 “置 0”或“复位” (Reset) G2 Q = 1 1 态 “置 1”或“置位” (Set) 1 态 Q = 0 Q = 1 0 态 1 态 0 态 状态不定 (随机) 信号同时撤消： 二、工作原理

  7. Q Q 信号不同时撤消，状态确定 & & G1 R S S R Q Q 简化波形图 状态翻转过程需要一定的延迟时间, 如 1  0，延迟时间为 tPHL； 0  1， 延迟时间为 tPLH 。 由于实际中翻转延迟时间相对于脉 冲的宽度和周期很小，故可视为0。 信号同时撤消,出现不确定状态 设触发器初始状态为0： Q Q

  8. Qn+1= S + RQn 三、特性表和特性方程 R S Qn+1 1. 特性表： Qn 保持 0 0 0 1 1 置 1 R S Qn Qn+1 1 0 0 置 0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 1 1 1 0 0 1 1 不用 不允许 3. 特性方程： Qn+1 0 1 0 不用 1 1 0 不用 2. 简化特性表 约束条件

  9. Q [例] Q

  10. Q Q Q Q G1 G2 S R R S R S >1 >1 四. 由或非门组成RS触发器 1.电路及符号 2.工作原理 “保持” “置 1” “置 0” “不允许” 若高电平同时撤消，则状态不定。

  11. Q Q Q G1 G2 >1 >1 S R R S Qn+1 Qn+1= S + RQn Qn 保持 置1 置0 不许 0 0 0 1 1 1 0 0 1 1 不用 波形图 S R Q 3. 特性表和特性方程 4.基本 RS 触发器主要特点 1. 优点：结构简单， 具有置 0、置 1、保持功能。 2. 问题：输入电平直接控制输出状态，使用不便，抗干扰能力差；R、S 之间有约束。 约束条件

  12. R S EN Qn+1注 +VCC 16   0 Z 高阻态 – – – – – – – – – – 1 2 3 5 6 10 11 12 14 15 1R 1SA 1SB 2R 2S 3R 3SA 3SB 4R 4S R1 S11 S12 R2 S2 R3 S31 S32 R4 S4 4 7 9 13 0 0 1 0 1 1 1 0 1 1 1 1 保 持 置1 置0 不允许 Qn Q1 Q2 Q3 Q4 1Q 2Q 3Q 4Q & 1 1 TG Q 0 74279 74LS279 不用 & 1 1 8 五. 集成基本触发器 1.CMOS 集成基本触发器 1). 由与非门组成：CC4044 三态 RS 锁存触发器特性表 内含 4 个基本 RS 触发器 2). 由或非门组成：CC4043(略)

  13. +VCC Q 16 – – – – – – – – – – 1 2 3 5 6 10 11 12 14 15 1R 1SA 1SB 2R 2S 3R 3SA 3SB 4R 4S R1 S11 S12 R2 S2 R3 S31 S32 R4 S4 4 7 9 13 Q1 Q2 Q3 Q4 1Q 2Q 3Q 4Q & & 74279 74LS279 R Q S & & 8 R S1 S2 2.TTL 集成基本触发器 74279、74LS279

  14. 5.2.2 钟控触发器 5.2.2.1 同步 RS 触发器 同步触发器： 触发器的工作状态不仅受输入端 (R、S) 控制，而且还受时钟脉冲(CP) 的控制。 等周期、等幅的脉冲串。 CP (Clock Pulse): 基本 RS 触发器： S — 直接置位端； (不受 CP 控制) R — 直接复位端。 同步RS触发器 同步触发器： 同步 D 触发器

  15. Q Q & G2 & G1 R S & & G4 G3 R CP S Q Q Q Q S R S R CP C1 S CP S CP R R 一、电路组成及工作原理 1. 电路及逻辑符号 曾用符号 国标符号 2. 工作原理 保持 当 CP = 0 当 CP = 1 与基本 RS 触发器功能相同

  16. 特性表： 特性方程: 约束条件 CP = 1期间有效 二、主要特点 1. 时钟电平控制 CP = 1 期间接受输入信号； CP = 0 期间输出保持不变。 （抗干扰能力有所增强） 2. RS 之间有约束

  17. Q Q & G2 & G1 R S & & G4 G3 R S CP 1 D 5.2.2.2 同步 D 触发器 一、电路组成及工作原理 （CP = 1期间有效） 简化电路：省掉反相器。 二、主要特点 1. 时钟电平控制，无约束问题； 2. CP = 1 时跟随。 下降沿到来时锁存

  18. 74LS375 +VCC 16 2 3 6 5 10 11 14 13 1 4 7 9 12 15 Q Q D1 CP1、2 D2 D3 CP3、4 D4 1D0 1LE 1D1 2D0 2LE 2D1 1Q0 1Q0 1Q1 1Q1 2Q0 2Q0 2Q1 2Q1 Q1 Q1 Q2 Q2 Q3 Q3 Q4 Q4 – – – – G2 G1 S R >1 >1 & & G4 G3 R S CP 1 8 D G5 5.2.2.3 集成同步 D 触发器 1. TTL：74LS375

  19. G5 保持 G3 G1 1 1 TG Q G4 D  CP = 0 1 G6 C D D 保持 1 TG   CP = 1 G2 CP = 0 CP = 1 C CP CP CP CP CP =1 1 1 Q POL 0 CP 1 CP 2. CMOS：CC4042

  20. +VCC 16 – – – – 3 2 9 10 12 11 15 1 4 7 13 14 5 6 Q0 Q0 Q1 Q1 Q2 Q2 Q3 Q3 Q0 Q0 Q1 Q1 Q2 Q2 Q3 Q3 D0 D1 D2 D3 CP POL D0 D1 D2 D3 CP POL CC 4042 8 VSS 特性表 真值表

  21. Q Q SC1 R Q Q QM QM C1 1S 1R C1 R S 1 S CP R S R CP 从触发器由CP下降沿到来之前的 确定。 5.2.3 集成触发器 5.2.3.1 主从 RS 触发器 二、工作原理 CP = 1 一、电路组成及符号 1. 接收信号： 主触发器接收输入信号 延迟 从 CP =1 期间有效 2. 输出信号： CP = 0 主 下降沿有效 主触发器保持不变； 国标符号

  22. Q Q S C1 R QM QM C1 S R 1 S R CP 波形图

  23. Q Q CP S C1 R QM QM C1 S R 1 S R CP 三、主要特点 1. 主从控制，时钟脉冲触发。 主触发器接受输入信号 从触发器按照主触发器 的内容更新状态。 从触发器输出端的变化只能发生在 CP的下降沿。 2. R、S 之间有约束。 CP 下降沿到来时，若 S=R=0，则可能出现竞态现象。

  24. Q Q 0 1 1 0 Q Q & Q Q G2 & G1 RD Q Q – – & SD G3 & G4 SD RD SD RD C1 1 1 SD1S 1RRD S R 0 1 1 0 1 0 0 1 1 G6 & & G5 0 1 1 0 – – S CP R SD S CP R RD G8 & & G7 1 1 CP R S 四、异步输入端的作用 R、S — 同步输入端 异步 复 位 端 受时钟CP同步控制 异 步 置 位 端 直 接 置 位 端 直 接 复 位 端 — 异步输入端 不受时钟 CP控制 曾用符号 国标符号

  25. Q Q 1S C11R Q Q 1S C11R C1 1J 1K S R 1 & & J CP K Q n J CP K 5.2.3.2 主从 JK 触发器 (解决 R、S 之间有约束的问题) 一、电路组成及工作原理 特性方程： 特性表： 保持 Q n 0 0 置0 0 0 1 1 置1 1 0 1 1 翻转 国标符号

  26. Q Q 输 入 输出 注 SD RD CP J K Qn+1 1K 1J 0 0    0 1    1 0    不用 1 0 不允许 异步置1 异步置0 C1 S R & & SD J1 J2J3CP K1 K2K3RD 1 1  0 0 1 1 0 1 1 1 1 0 1 1  1 1 Qn 0 1 Qn 保持 置0 置1 翻转 – – 异步复位、置位端 二、集成电 JK触发器 (7472) 1. 逻辑符号 2. 特性表

  27. Q Q 0 1 从 主 1S C11R 1S C11R S R 1 & & 输入变化了2 次 QM 只变化1 次 J CP K 三、 主要特点 1. 主从控制脉冲触发，完善方便； 2. 存在一次变化问题，抗干扰能力需提高。 CP =1期间，只有 J 端能输入, G8 被封锁，不论 K 为何值， R = 0，这将可能引起错误。 一般情况下，要求主从 JK 触发器在 CP = 1 期间输入信号的取值应保持不变。 例如： 0 0 1

  28. Q Q Q Q S C1 R SDRD SR SR SDRD QM C1 CP 1D 1 QM SDRD SDRD D CP C1 S R 1 画出 异步端 S R 1 曾用符号 国标符号 CP D 5.2.3.3 边沿 D 触发器 一、电路组成及符号 二、工作原理 从 主 CP 下降沿时刻有效 国标符号

  29. Q Q Q1 Q1 Q2 Q2 1 2 13 12 C1 SR 7 14 1D VDD VSS SDRD 6 5 3 4 8 9 11 10 D CP SD1CP1SD2CP2 D1RD1 D2RD2 二、 集成边沿D 触发器 (一) CMOS 边沿 D触发器 CC4013 (双 D 触发器) 引出端 功能 符号 特性表 CP 上升沿触发

  30. Q Q Q1 Q1 Q2 Q2 5 6 9 8 C1 1D SR 7 14 地 VCC D CP SDRD 4 2 3 1 10 12 11 13 – – SD1CP1SD2CP2 D1RD1 D2RD2 – – 7474 (双 D 触发器) (二) TTL 边沿 D触发器 引出端 功能 符号 特性表 – – 三、主要特点 (一) CP 的上升沿(正边沿)或下降沿(负边沿)触发； (二) 抗干扰能力极强； (三) 只有置 1、置 0 功能。

  31. Q Q 国 标 符 号 曾 用 符 号 Q Q Q Q S C1 R QM C1 CP 1 1J IK J K >1 QM CP CP C1 JK JK S R S R 1 >1 1 CP D & 5.2.3.5 边沿 JK 触发器 二、工作原理 一、电路组成及符号 冗余项 J K CP 下降沿有效

  32. Q1 Q1 Q2 Q2 Q Q 1 2 15 14 16 8 C1 SR 1J IK VSS VDD 7 6 3 5 4 9 10 13 1112 CP JK SD RD J1K1 SD2 CP2 RD2 SD1CP1RD1 J2 K2 Q Q SDRD CP SD RD J K CP JK 二、 集成边沿 JK 触发器 (一) CMOS 边沿 JK触发器 CC4027 国 标 符 号 曾 用 符 号 引出端功能

  33. 特 性 表

  34. (二) 抗干扰能力极强，工作速度很高，在触发沿瞬间，按 的规定更新状态； 74LS112 (双 JK 触发器) （二）TTL 边沿 JK触发器 • CP 下降沿触发 • 异步复位端 RD、异步置位端 SD均为低电平有效 三、主要特点 (一) CP 的上升沿或下降沿触发； (三) 功能齐全(保持、置 1、置 0、翻转)，使用方便。

  35. J = K = 1 翻转 J = K = 0 保持 四、波形图 设输出端 初态为 0 Q

  36. 5.2.4 集成触发器的参数 5.2.4.1 静态特性 一、CMOS 触发器 由于 CMOS 触发器的输入、输出以 CMOS反相器 作为缓冲级，故特性与 CMOS 反相器相同，不赘述。 二、TTL 触发器 与 TTL 反相器相同，不赘述。

  37. CP ≥ ≥ 1 0 1 0 1 0 D ≥ ≥ 5.2.4. 2 动态特性 一、输入信号的建立时间和保持时间 (一)建立时间tset 指要求触发器输入信号 先于 CP信号的时间。 (二)保持时间th 指保证触发器可靠翻转，CP到来后输入信号需保持的时间。 边沿D触发器的 tset 和 th 均在 10 ns 左右。

  38. 指从CP触发沿到达开始，到输出端 Q、Q完成状态改变所经历的时间。 二、时钟触发器的传输延迟时间 (一) tPHL 为输出端由高电平变为低电平的传输延迟时间。 TTL 边沿D触发器7474， tPHL ≥ 40 ns。 (二) tPLH 7474， ≤ 25 ns。 为输出端由低电平变为高电平的传输延迟时间。 三、时钟触发器的最高时钟频率 fmax 由于每一级门电路的传输延迟，使时钟触发器的最高工作频率受到限制。 7474， fmax≥ 15 MHz。

  39. Q Q C1 1S IR CP SR 5.2.5 各类触发器的关系 5.2.5.1 时钟触发器功能分类 一、RS 型和JK 型触发器 (一) RS 型触发器 特性表 符号 特性方程 Qn 保持 约束条件 1 置1 延迟输出 (主从) CP 下降沿 时刻有效 0 置0 不用 不许

  40. Q Q C1 1J IK CP JK Qn (二) JK 型触发器 符号 特性表 特性方程 Qn 保持 CP下降沿 时刻有效 0 置0 1 置1 翻转

  41. Q Q C1 1D CP D 二、D 型、T 型和 T 型触发器 (一) D 型触发器 符号 特性表 特性方程 置 0 CP 上升沿 时刻有效 置 1

  42. Q Q C1 1T T CP Q Q C1 CP (二) T 型触发器 保持 翻转 CP 下降沿时刻有效 (三) T 型触发器 CP 下降沿时刻有效 翻转

  43. 待求触发器 Q 转换 逻辑 已有 触发器 输 入 Q CP 5.2.5.2 不同类型时钟触发器间的转换 一、转换方法 (一) 转换要求 (二) 转换步骤： 1. 写已有、待求触发器的特性方程； 2. 将待求触发器的特性方程变换为与已有触发器一致； 3. 比较两个的特性方程，求出转换逻辑； 4. 画电路图。 已有集成触发器：D、JK

  44. J K Q 1J C1 IK D 1 CP J K Q 1J C1 IK T Q Q CP 二、JK  D、T、T、RS “JK”的 特性方程： (一) JK D 转换图 “D” 的特性方程： (二) JK T “T” 的特性方程：

  45. J K Q 1J C1 IK 1 Q CP Q 1J C1 IK S R Q CP (三) JK T 转换图 “T ”的特性方程： 即：T = 1 (四) JK RS 若遵守约束条件，则

  46. & >1 J K Q 1D C1 1 & CP =1 Q 1D C1 T Q Q CP 三、D JK、T、T 、RS 转换图 (一) D JK D ： JK ： (二) D T T ：

  47. Q 1D C1 CP >1 S R Q 1D C1 Q Q 1 & CP (三) D T  转换图 T： (四) D RS RS ： (RS = 0)

  48. 5.2.5.3 触发器逻辑功能表示方法 特性表、卡诺图、特性方程、状态图和时序图。 一、特性表、卡诺图、特性方程 (一) 特性表(真值表)

  49. Qn+1 J K 00 01 11 10 Qn 0 0 0 1 1 1 0 0 1 1 (二)卡诺图 单变量的函数，其卡诺图无意义。 D 触发器： JK 触发器： (三)特性方程 D 触发器： JK 触发器：

  50. 0 0 1 1 二、状态图和时序图 D=1 (一) 状态图 D=1 D 触发器： D=0 D=0 J=1， K= J= K=0 J=0 K= JK 触发器: J=， K=1

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