LSI 設計の基本

1. LSI設計の基本 ディジタル回路 天野英晴

2. ASIC (Appplication Specific IC) • 機能目的型のＩＣ • 実装方法 • ゲートアレイ • セルベースド • フルカスタム • CPU、メモリ、I/O、専用ハードウェアを実装したシステムＬＳＩ(SoC: System on-a Chip) • 携帯電話、情報家電、ネットワーク制御等様々な分野で用いられる。 • 日本の半導体産業の主力製品（フラッシュメモリなどを除くと、、）

3. … … … … … … … 初期のゲートアレイの構造 I/OPad ゲート領域 配線領域

4. … … … … … … … … … SOF(SeaOfGates) I/OPad ゲート領域 配線領域 …

5. SOGの例（FPU：Rohm0.6μ）

7. EmbeddedArray • ASICを作る意義 • 大量生産時のコストの安さ • 高速、高集積度 • EmbeddedArrayとは？ • メモリやCPUなどのあらかじめ設計されたレイアウトを使うことができるゲートアレイ

8. EmbeddedArray CPU RAM … RandomLogic

9. ルータチップ内部レイアウト図

10. RDTルータチップパッケージ

11. MBP-lightのレイアウト

12. MBP-lightの外観

13. スイッチチップとMBP-lightを用いて作った並列計算機ＪＵＭＰ－１スイッチチップとMBP-lightを用いて作った並列計算機ＪＵＭＰ－１

14. ハードウェア処理部 コアプロセッサ

15. Martini の諸元

17. SO-DIMM 光インタコネクション Martini ASIC版 NIC • コントローラに専用ASICを開発 • PCI bus/ DIMM slot

18. ASICを用いて製作したＰＣクラスタRHiNET

19. セルベースド設計 • 小規模なゲート、大規模なIPの全てが自由な位置に配置可能 • そうはいっても、ゲートはやはり並べて配置する • 配置、配線を設計者が制御する必要がある • 90nmより進んだプロセスでは、Embedded Arrayでは高い性能を得ることが難しくなり、セルベースド設計に移行せざるを得ない • SoC(System on-a Chip)は主にセルベースド設計 • 配置、配線操作のオーバヘッドの増大

20. System on a Chip (SoC) 特定の性能だけ要求されるのならば、その部分を強化するアクセラレータを装備すれば高い性能価格比が得られる アクセラレータ 組み込み CPU オンチップバス オンチップネットワーク RAM I/O I/O 専用ハードウェアを装備するのが最も基本的なＳｏＣ

21. 専用ハードウェアに よるアクセラレータ ハードウェア/ソフトウェア 協調設計の流れ 要求分析 上流の設計技術、高位合成などの発達 下流の設計コスト増大の問題 システム仕様 ハードウェア、ソフトウェア 切り分け ハードウェア仕様 ソフトウェア仕様 プログラム生成 ハードウェア機能合成 インタフェース生成 ハードウェア インタフェース プログラム 組み合わせ、協調検証 システム

22. フロントエンド設計 System-CなどCレベル設計 高位合成 Verilog-HDL, VHDLなどハードウェア記述言語でRTL設計 論理シミュレーション バグ 論理合成・圧縮 Synopsys社 Design Compiler 論理合成後のネットリスト バグ 論理合成後シミュレーション バックエンド

23. バックエンド設計 論理合成後ネットリスト フロアプラン 電源ネット生成 レイアウトツール Synopsys社IC Compiler Cadence社SoC Encounter 配置 クロックツリー生成 配線 最適化 レイアウトデータ（GDS) エラー エラー DRC, LVS, ERC Formulation検証 実配線シミュレーション

24. セルベースド設計 • バックエンド（配置・配線）以降の負担が大きい • 65nm以降、日本の半導体は低リークプロセスが主流となり、性能はイマイチ（FPGAの倍程度） • FPGAでできることは、FPGAでやった方が良い • 動的リコンフィギャラブルプロセッサMuCCRA • FPGAのライバルなので、、 • パワーゲーティングを施したCPUGeyser • パワーゲーティングが目的なので、、 • 超低消費電力Silent Mega Array • 電力測定が目的なので、、 • 三次元ワイヤレス接続MuCCRA-Cube • 三次元ワイヤレス接続を持つ立体コンピュータ

25. 動的リコンフィギュラブルプロセッサMuCCRAの改良版レイアウト動的リコンフィギュラブルプロセッサMuCCRAの改良版レイアウト PE CONF MULT MEM

26. MuCCRA-2 Floor Plan [ASSCC07] • ASPLA’s 90nm • 2.5mmX2.5mm • (Core: 1.5X1.5) 16

27. ＭｕＣＣＲＡ－３　フロアプラン[ERSA09][FPT09] コンテキストメモリの深さ：32 Core Density:86% メモリ比率:19.4% チップ:2.1mmX4.2mm 工数：3-4人1.5カ月-2カ月 27

28. 配線後

29. Shifter MULT DIV ALU リークモニタ Geyser-1 e-shuttle 65nm • Vdd=1.2V 4.2 mm

30. Runtime PG Power- Switch Driver Power Switch PG-cells PG-cells Non-power-gated cells VDD F/F Power- Switch Driver Isolation cell GND Isolation cell GND VDD Local VGND Lines Local Power Domain Local Power Domain

31. Geyser-2 Structure Geyser-2 R3000Core 210MHz TLB Inst. Cache (8KB, 2Way) MMU Data Cache (8KB, 2Way) 105MHz FPGA SDRAM IO ,etc Board

32. Geyser-2 Layout 2.1 mm 4.2 mm Pin-limited design and only half of die area is utilized

33. 世界一：１００ＭＯＰＳ／ｍＷSilent Mega Array

34. レベルシフタ μコントローラ PE　アレイ パワーゲーティング テスト回路

36. チップの積層の写真 Data Memory Inductive-CouplingDown Link PE PE PE PE 5.0mm PE PE PE PE PE PE PE PE PE PE PE PE Inductive-CouplingUp Link 2.5mm FourStackedChips on a PCB BoardTechnology: 90nm, Chip Thickness: 85mm, Glue: 10mm

37. 今後の授業との関連 LSI設計の流れ 計算機構成同演習 ディジタル回路 コンピュータアーキテクチャ VLSI設計演習 4年春　Verilogによる設計演習 レイアウト演習 大学院　Cレベル設計 システム設計　外部講師 SoC設計論 SoC設計演習 システムLSI特論 大学院　Cレベル設計 システム設計演習　早稲田で他の 大学生と一緒にやる 大学院　電子工学科 黒田先生