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Libero: Design Creation / Verification

Libero: Design Creation / Verification. Seminar WS04/05 Andreas Schibilla (ii4900). Inhaltsübersicht. Design Flow in Libero. Text Based Entry. Editor-Auswahl und Optionen Neue HDL-Datei erstellen (öffnen, importieren) Merkmale des integrierten Editors (Tabs, Edit-Fkt., Comment)

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Presentation Transcript

  1. Libero: Design Creation / Verification Seminar WS04/05 Andreas Schibilla (ii4900)

  2. Inhaltsübersicht Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 2

  3. Design Flow in Libero Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 3

  4. Text Based Entry • Editor-Auswahl und Optionen • Neue HDL-Datei erstellen (öffnen, importieren) • Merkmale des integrierten Editors (Tabs, Edit-Fkt., Comment) • Syntax Checker Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 4

  5. Inhaltsübersicht Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 5

  6. ACTGen Core Builder • fertige Makros für komplexe Design-Elemente erzeugen (wie z.B. Zähler, Multiplexer, Puffer, Register...) • individuelle Konfiguration und Verwaltung mit Hilfe einer grafischen Oberfläche • Übernahme der Makros in Text-based oder Schematic-Designs Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 6

  7. Programmoberfläche Variety View Fenster Core Catalog Configured Core View Fenster Log Fenster Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 7

  8. ACTGen Core Builder Beispiel: Einen Zähler einbinden • VHDL-Design anlegen • ACTgen Core Builder starten • Zähler konfigurieren • Zähler generieren • Zähler mittels PortMap einbinden Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 8

  9. Beispiel: Zähler Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 9

  10. Inhaltsübersicht Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 10

  11. Schematic Based Entry Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 11

  12. Ein Beispielentwurf • 3-Bit Zähler mit Logik verknüpfen Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 12

  13. Schematic Beispielablauf • Neue Schematic-Datei erzeugen • Komponenten hinzufügen (kopieren) • Komponenten miteinander verbinden • I/O definieren • Kommentare und Grafikelemente • Zähler erzeugen und einbinden • Objekte manipulieren • BUS einzeichnen • Speichern und Testen Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 13

  14. Besonderheiten in ViewDraw • Multi-Paging • Fubes („Blackbox“) • Eigene Symbole erzeugen und einbinden Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 14

  15. Inhaltsübersicht Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 15

  16. Design Flow in Libero Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 16

  17. Stimulus - WaveFormer Lite Toolbar Diagramm Fenster Report Fenster Parameter Fenster Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 17

  18. Stimulus - WaveFormer Lite • Wichtige Optionen:z.B.: • Display Time Unit • Base Time Unit Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 18

  19. Signale & Clock hinzufügen Frequenz Offset Flanken- verhalten Ausdruck für Verlauf Export Typ und Anzeige Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 19

  20. Signalverlauf zeichnen Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 20

  21. BUS hinzufügen • Virtueller BUS • Group BUS • Simulierte BUSSE Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 21

  22. Testbench erzeugen • Export Timing Diagrams As „VHDL w/ Top Level Test Bench (*.vhd)“ Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 22

  23. Funktionale Simulation • Testbench auswählen • Auswertung in ModelSim Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 23

  24. Simulations Optionen Simulations- dauer Testbench Entity Zeit- intervalle Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 24

  25. Inhaltsübersicht Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 25

  26. Synthese • Synplify von Synplicity • LeonardoSpectrum von Mentor Graphics • Precision RTL von Mentor Graphics Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 26

  27. Design Flow in Libero Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 27

  28. Die Oberfläche von Synplify Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 28

  29. Inhaltsübersicht Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 29

  30. Schlusswort • Mögliche Fehlerquellen:- Fehler in exportierter Testbench- falsche Simulations-Testbench gewählt- ModelSim zeigt keine Output-Signale an- ViewDraw startet nicht aus Libero heraus • Im Vergleich zu Quartus / PeakVHDL:- individuelle Tools einsetzbar- Schematic Eingabe möglich Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 30

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