基本 RS 触发器

1. 第5章 触发器 基本RS触发器 同步触发器 边沿触发器 维持阻塞D触发器 (又称维阻D触发器)

2. §5.1 概述  触发器（Flip Flop，简写为FF）是具有记忆功能的单元电路，由门电路构成，专门用来接收存储输出0、1代码。 它有双稳态、 单稳态和无稳态触发器（多谐振荡器）等几种。

3. 触发器的两个特点 它有两个稳定状态，“0”和“1”。 上升沿、下降沿触发器和高电平、 低电平触发器。 在输入信号作用下，两个稳态可相互转换。 按功能分 RS、 JK、D、T和T′型触发器 按结构分 基本、 同步、主从、维持阻塞和边沿型触发器 按触发方式分

4. 触发器的逻辑功能的描述 状态表 激励表 特征方程式 状态转换图 波形图

5. §5.2 基本RS触发器 一、电路组成 它由两个与非门（或者或非门）的输入和输出交叉连接而成，如图5.2.1所示，有两个输入端R和S（又称触发信号端）；R为复位端，当R有效时，Q变为0，故也称R为置0端；S为置位端，当S有效时，Q变为1，称S为置“1”端；还有两个互补输出端Q和Q。当Q=1，Q =0； 反之亦然。

6. 图5.2.1 基本RS触发器 （a） 逻辑图; （b） 逻辑符号； （c） 逻辑符号

7. 二、 功能分析 触发器有两个稳定状态。Qn为触发器的原状态（现态），即触发信号输入前的状态； Qn+1为触发器的新状态（次态），即触发信号输入后的状态。 其功能可采用状态表、特征方程式、逻辑符号图以及状态转换图、波形图或称时序图来描述。

8. 1. 状态表 表5.2 状态表

9. 2. 特征方程式 根据表5.2画出卡诺图如图5.2.2所示， 化简得：  R+S=1 (约束条件) 图5.2.2 卡诺图

10. 3、 波形图 如图5.2.3所示， 画图时应根据功能表来确定各个时间段Q与Q的状态。 图5.2.3 波形图

11. 1. 电路组成 §5.3 同步触发器 一、同步RS触发器 同步RS触发器的电路组成如图5.3.1所示。图中, RD 、SD、是直接置0、置1端，用来设置触发器的初状态。 2. 功能分析 同步RS触发器的逻辑电路图和逻辑符号如图5.3.1所示。

12. 图5.3.1 同步RS触发器（a） 逻辑电路; （b） 逻辑符号

13. 当CP=0， R′=S′=1时，Q与 保持不变. Q 当CP=1， R′= ,S′=， SCP RCP 代入基本RS触发器的特征方程得：  Qn+1=S+ Qn R·S=0 (约束条件) R

14. 表5.3.1 功能表 同步RS触发器的CP脉冲、R、S均为高电平有效，触发器状态才能改变。与基本RS触发器相比，对触发器增加了时间控制,但其输出的不定状态直接影响触发器的工作质量。 

15. （1）时钟电平控制。在CP＝1期间接收输入信号，CP＝0时状态保持不变，与基本RS触发器相比，对触发器状态的转变增加了时间控制。（1）时钟电平控制。在CP＝1期间接收输入信号，CP＝0时状态保持不变，与基本RS触发器相比，对触发器状态的转变增加了时间控制。 （2）R、S之间有约束。不能允许出现R和S同时为1的情况，否则会使触发器处于不确定的状态。 主要特点 波形图 不变 置1 不变 置0 不变 置1 不变 置0 不变 不变 不变

16. 二、同步 JK 触发器 1、 电路组成 SD 图5.3.2 同步JK触发器（a） 逻辑电路; （b） 逻辑符号

17. 2. 功能分析  按图5.3.2(a)的逻辑电路，同步JK触发器的功能分析如下： 当CP=0时，R=S=1，Qn+1=Qn触发器的状态保持不变。 当CP=1时，将R=KCPQn=KQn, S=JCPQn= JQn 代入Qn+1=S+RQn, 可得:特性方程 Qn+1=JQn+KQn 

18. 表5.3.2 状态表 从表5.3.2中可知: (1) 当J=0，K=1时，Qn+1=JQn+KQn， 置“0”。 (2) 当J=1， K=0时, Qn+1 =JQn+KQn ，置“1”。

19. (3) 当J=0，K=0时，Qn+1=Qn，保持不变。  (4) 当J=1，K=1时，Qn+1=Qn ,翻转或称计数。  所谓计数就是触发器状态翻转的次数与CP脉冲输入的个数相等,以翻转的次数记录CP的个数。波形图如图5.3.3所示。 

20. 3、波形图 图 5.3.3. 波形图

21. 三、同步D触发器（D锁存器） 将S=D、R=D代入同步RS触发器的特性方程，得同步D触发器的特性方程： CP=1期间有效

22. 状态图 波形图 在数字电路中，凡在CP时钟脉冲控制下，根据输入信号D情况的不同，具有置0、置1功能的电路，都称为D触发器。

23. 四、同步触发器 存在的问题  空翻现象。空翻现象就是在CP=1期间，触发器的输出状态翻转两次或两次以上的现象。 如图5.3.4所示，第一个CP=1期间Q状态变化的情况 图 5.3.4 空翻波形图

24. §5.4 边沿触发器 一、TTL边沿JK触发器 1 电 路 组 成 图5.4.1 负边沿JK触发器 （a） 逻辑电路; (b） 逻辑符号

25. 2. 功能分析 (1) CP=0期间，与非门G3、G4输出结果Q4 =Q3=1，此时触发器的输出Qn+1将保持状态不变。 （2）CP=1期间，与或非门输出Qn+1保持状态不变 （3）CP↓到来，CP=0，由于tpd1> tpd2, 则与或非门中的A、D与门结果为0，与或非门变为基本RS触发器Qn+1= S+RQn =JQn+KQn 

26. (4) CP↑到来，CP=1，则与或非门恢复正常，Qn+1= Qn，保持状态不变。 由上述分析得出此触发器是在CP脉冲下降沿按Qn+1=JQn+KQn，特征方程式进行状态转换，故称此触发器，为负边沿触发器。其状态表、状态图与同步JK触发器相同，只是逻辑符号和时序图不同。

27. 3. 集成边沿JK触发器74LS112 74LS112为双下降沿JK触发器，其管脚排列图及符号图如图5.4.2所示。  图5.4.274LS112管脚排列图（a） 管脚排列; （b） 逻辑符号

28. 二、维持阻塞D触发器 图 5.4.2 维持阻塞D触发器的波形图

29. 状态图 波形图 在数字电路中，凡在CP时钟脉冲控制下，根据输入信号D情况的不同，具有置0、置1功能的电路，都称为D触发器。

30. 三、T触发器和T‘触发器 1、JK触发器→T触发器 在数字电路中，凡在CP时钟脉冲控制下，根据输入信号T取值的不同，具有保持和翻转功能的电路，即当T＝0时能保持状态不变，T＝1时一定翻转的电路，都称为T触发器。 逻辑符号 特性表

31. T触发器特性方程： 与JK触发器的特性方程比较，得： 电路图

32. 状态图 时序图

33. 2、JK触发器→T＇触发器 在数字电路中，凡每来一个时钟脉冲就翻转一次的电路，都称为T＇触发器。 逻辑符号 特性表

34. T ＇触发器特性方程： 变换T＇触发器的特性方程： 与JK触发器的特性方程比较，得： 电路图

35. 状态图 时序图

36. 3、D触发器→T触发器

37. 4、D触发器→T＇触发器

38. §5.5 主从触发器 （1）接收输入信号过程 CP=1期间：主触发器控制门G7、G8打开，接收输入信号R、S，有： 从触发器控制门G3、G4封锁，其状态保持不变。 一、主从RS触发器 工作原理 0 1

39. （2）输出信号过程 CP下降沿到来时，主触发器控制门G7、G8封锁，在CP=1期间接收的内容被存储起来。同时，从触发器控制门G3、G4被打开，主触发器将其接收的内容送入从触发器，输出端随之改变状态。在CP=0期间，由于主触发器保持状态不变，因此受其控制的从触发器的状态也即Q、Q的值当然不可能改变。 CP下降沿到来时有效 1 0 特性方程

40. 逻辑符号 电路特点 主从RS触发器采用主从控制结构，从根本上解决了输入信号直接控制的问题，具有　CP＝1期间接收输入信号，CP下降沿到来时触发翻转的特点。但其仍然存在着约束问题，即在CP＝1期间，输入信号R和S不能同时为1。

41. 2、主从JK触发器 将 代入主从RS触发器的特性方程，即可得到主从JK触发器的特性方程： 主从JK触发器没有约束。

42. 特性表 时序图

43. 逻辑符号 电路特点 ①主从JK触发器采用主从控制结构，从根本上解决了输入信号直接控制的问题，具有　CP＝1期间接收输入信号，CP下降沿到来时触发翻转的特点。 ②输入信号J、K之间没有约束。 ③存在一次变化问题。

44. 1 1 1 0 0 1 1 1 1 1 RD=0，直接置0 SD=0，直接置1 带清零端和预置端的主从JK触发器 0 0 1 1 0 0

45. 带清零端和预置端的主从JK触发器的逻辑符号

46. 低电平有效 低电平有效 CP下降沿触发 集成主从JK触发器

47. 本章小结 触发器是数字电路的极其重要的基本单元。触发器有两个稳定状态，在外界信号作用下，可以从一个稳态转变为另一个稳态；无外界信号作用时状态保持不变。因此，触发器可以作为二进制存储单元使用。 　　触发器的逻辑功能可以用真值表、卡诺图、特性方程、状态图和波形图等5种方式来描述。触发器的特性方程是表示其逻辑功能的重要逻辑函数，在分析和设计时序电路时常用来作为判断电路状态转换的依据。

48. 各种不同逻辑功能的触发器的特性方程为： RS触发器：Qn+1=S+RQn 其约束条件为：RS＝0 JK触发器： Qn+1=JQn+KQn D触发器： Qn+1=D T触发器： Qn+1=TQn+TQn T＇触发器： Qn+1=Qn