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数字逻辑电路. 第 6 章半导体存储器 和可编程逻辑器件. 第 6 章半导体存储器 和可编程逻辑器件. 6.1 概述 6.2 ROM （只读存储器） 6.3 RAM （随机存取存储器 6.5 PLD （可编程组合逻辑器件） 6.6 FPGA （现场可编程门阵列）. 地址码输入. 地址译码器. 存储矩阵. ……. ……. 片选 读 / 写控制 输入 / 输出. 读 / 写控制电路. 图 6.1 存储器的结构示意图. 6 .1 概述 图 6.1 给出了半导体存储器的基本结构。 一、半导体存储器的分类
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数字逻辑电路 第6章半导体存储器和可编程逻辑器件
第6章半导体存储器和可编程逻辑器件 6.1 概述 6.2 ROM（只读存储器） 6.3 RAM（随机存取存储器 6.5 PLD（可编程组合逻辑器件） 6.6 FPGA（现场可编程门阵列）
地址码输入 地址译码器 存储矩阵 …… …… 片选 读/写控制 输入/输出 读/写控制电路 图6.1存储器的结构示意图 6.1 概述 图6.1给出了半导体存储器的基本结构。 一、半导体存储器的分类 1. 按制造工艺分类
6.1 概述 一、半导体存储器的分类 2.按功能分类
6.1 概述 二、半导体存储器的主要技术指标 半导体存储器的主要技术指标有：存储容量和存取时间。 1. 存储容量指存储器所能存放二进制信息的总量，常用“字数×位数”来表示。 容量越大，表明能存储的二进制信息越多。 2. 存取时间指进行一次存(写) 或取(读) 所用的时间，一般用读(或写)的周期 来描述。读写周期(存取周期)指连续两次读(或写)操作的最短时间间隔，包括读 (写)时间和内部电路的恢复时间。读写周期越短，则存储器的存储速度越高。
6.2ROM（只读存储器） 按照数据写入方式特点不同，ROM可分为以下几种： （1）固定ROM——由厂家把数据写入ROM中，用户无法进行任何修改。 （2）一次性可编程ROM（PROM）——出厂时，存储内容全为1（或全为 0），用户可根据自己的需要编程，但只能编程一次。 （3）光可擦电写可编程ROM（EPROM）——采用浮栅技术生产的可编程存 储器。其内容可通过紫外线照射而被擦除，可多次被擦多次编程。 （4）电可擦电写可编程ROM（E2PROM）——也是采用浮栅技术生产的可 编程ROM，但是构成其存储单元的是隧道MOS管，是用电擦除，并且擦除的速 度要快得多（一般为毫秒数量级）。E2PROM的电擦除过程就是改写过程，它具 有ROM的非易失性，又具备类似RAM的功能，可以随时改写（可重复擦写1万次 以上）。 （5）闪存储器（Flash Memory）——也是采用浮栅型MOS管，存储器中数 据的擦除和写入是分开进行的，数据写入方式与EPROM相同。
存储单元 字线 W0 0单元 A0 W1 1单元 A1 地 址 输 入 地 址 译 码 器 ... Wi ... ... i单元 ... W2n1 2n 1单元 An-1 ... 位线 输出缓冲器 ... D1 D2n1 D0 数据输出 6.2ROM（只读存储器） 一、固定ROM（掩膜只读存储器） 1. 内部结构 由地址译码器、存储矩阵 和输出缓冲器这三个部分组成， 见右图。
W 0 地 W 址 A 1 1 译 W 2 ≥1 D 码 3 A W 0 3 器 ≥1 D 2 ROM 真值表 ≥1 D 1 ≥1 D 0 图6.2 4×4ROM电路图。 6.2ROM（只读存储器） 一、固定ROM（掩膜只读存储器） 2.工作原理 例：存储容量为4×4的 ROM，由地址译码器、 存储矩阵和输出缓冲器 这三个部分组成，见 图6.2。设想其在4个存储单元中的数据 如下表所示，每个单元含D3D2D1D0。
6.2ROM（只读存储器） 二、PROM、EPROM、E2PROM可编程只读存储器 1. PROM(只能写入一次的只读存储器) PROM即可编程ROM。其电路结构与固定只读存储器一样，也是由地址译 码器、存储矩阵和输出部份组成。但是其存储矩阵的所有的交叉点上全部制作了 存储器件，相当于所有的存储单元内都存入数据“1”。 2. EPROM(光擦除电写可编程只读存储器) 光擦除电写可编程ROM可以多次擦除多次编程，适合于需要经常修改存储内 容的场合。根据擦除方式的不同，可分为紫外线可擦除可编程ROM和电可擦除 可编程ROM。提到EPROM，一般是指在紫外线照射下擦除其存储内容的ROM。 3. E2PROM(电擦除电写可编程存储器) 为了克服EPROM擦除操作复杂，速度慢，不能按“位”擦除，只能进行整体擦除的缺点，一种用低压电信号便可控擦除的E2PROM便问世，它有28-系列， 28C-系列，如28C256等。
6.2ROM（只读存储器） 二、PROM、EPROM、E2PROM、FLASH可编程只读存储器 4. Flash(闪存储器) 闪存储器(Flash)实质上是一种快速擦除的E2PROM，如“U盘” 。 闪存储器的优点是：具有非易失性，断电后仍能长久保存信息，不需要后备 电源，而且集成度高、成本低，写入或擦除速度快等。
6.2ROM（只读存储器） 三、ROM芯片应用举例 例：试利用ROM实现4位二进制码到格雷码的转换 解：首先，列出如右的4位二进制码转换为格雷码的真值表。 第二，由真值表写出如下的最小项表达式。 G3=∑m(8,9,10,11,12,13,14,15) G2=∑m(4,5,6,7,8,9,10,11) G1=∑m(2,3,4,5,10,11,12,13) G0=∑m(1,2,5,6,9,10,13,14)
B3 B2 B1 B0 地址译码（与门） 存储输出（或门） B3 B2 B1 B0 6.2ROM（只读存储器） 三、ROM芯片应用举例 例：试利用PROM实现4位二进制码 G3=∑m(8,9,10,11,12,13,14,15) 到格雷码的转换 G2=∑m(4,5,6,7,8,9,10,11) 解：第三，由最小项表达式画出4位 G1=∑m(2,3,4,5,10,11,12,13) 二进制码—格雷码转换器的点阵图。 G0=∑m(1,2,5,6,9,10,13,14)
CS 6.2ROM（只读存储器） 三、ROM芯片应用举例 解：第四，选用适当的ROM芯片（如PROM、EPROM、E2PROM等）和编程器 （程序写入器）。 芯片工作时，令： = 0； 地址码 A0 ~ A3 = B0 ~ B3 ； 输出端 Q0 ~ Q3 = G0 ~ G3 。
存储单元 字线（行线） W0 0单元 A0 W1 1单元 A1 地 址 输 入 地 址 译 码 器 ... Wi ... ... i单元 ... W2n1 2n 1单元 An-1 ... 位线（列线） 输出缓冲器 ... 数据输出 D1 D2n1 D0 6.3 RAM (随机存取存储器) 一、RAM的基本结构 由存储矩阵、地址译码器、 读/写控制器、输入/输出控制、 片选控制等几部分组成。
I/O0 I/O1 I/O7 I/O I/O I/O ... 1024×1 RAM 1024×1 RAM 1024×1 RAM ... ... ... R/W R/W A A A CS A A A A A A R/W CS CS 1 0 0 1 9 0 1 9 9 A 0 A 1 A 9 R/W CS 6.3 RAM (随机存取存储器) 二、RAM的容量扩展 为满足存储容量的需求，使用多个存储芯片进行扩展，从而形成一个容量更 大，即字数、位数更多的存储器。扩展的方法根据需要分有：位扩展、字扩展和 字位同时扩展等三种。 1. 位扩展——不需要片选，即所有片的CS端连在一起，共用一个片选信号。 例：用8片1024（1K）×1位的RAM来构成1024×8位的RAM系统。
I/O 7 ... I/O 1 I/O 0 ... ... ... I/O I/O I/O I/O I/O I/O I/O I/O I/O 1 1 7 7 0 7 0 0 1 ... 1024×8RAM 1024×8RAM 1024×8RAM ... ... ... A A A R/W CS A A A A A A R/W CS R/W CS 1 0 0 1 9 0 1 9 9 A 0 A ... 1 A 9 R/W A 10 A A 11 Y B 0 . A . Y 12 C 1 . . . . +5V G 1 Y G 7 2A G 2B 74LS138 6.3 RAM (随机存取存储器) 二、RAM的容量扩展 2. 字扩展——需要片选，即各片的CS端不能共用一个片选信号。 例：用8片1K×8位的RAM来构成8K×8位的RAM。
6.3 RAM (随机存取存储器) 二、RAM的容量扩展 3. 字位同时扩展——需要同时使用位扩展和字扩展的连接方法。 参见p.196 ~ 197之例6.5 用2K×8位的RAM来构成8K×16位的RAM。
V A 1 24 7 DD A A 8 23 6 2 A 9 A 3 22 5 WE A 21 4 4 A OE 5 20 3 A A10 6 6116 19 2 CS A 1 7 18 A D 0 8 17 7 D D 0 9 16 6 D D 15 1 10 5 D D 2 11 14 4 GND D 12 13 3 6.3 RAM (随机存取存储器) 三、6116 RAM芯片的简介 6116为2K×8位静态CMOSRAM，该芯片的引脚排列图见下图所示。
A B C & A BC & D D (a) 与门 A B C 1 A A A 输出项 与项 输入项 ≥1 ≥1 A BC 输入 输出 输入电路 与阵列 或阵列 输出电路 D D 图二 输入缓冲逻辑符号 … … … … (b) 或门 A A × A 图三 PLD中的与门、或门的省略画法 图一 PLD的基本结构框图 固定连接 可编程连接 断开连接 图四 PLD中连接的习惯画法 6.5 PLD可编程组合逻辑器件 可编程逻辑器件（PLD）是一种通用器件，它的 逻辑功能可由用户通过对该器件编程自行设定，不必 要由芯片制作商设计和制造专用集成芯片，而构成的 专用电路体积小，电路可靠。 可编程逻辑器件（PLD）的基本结构是由“与门” 阵列、“或”阵列及输入、输出电路组成，如图一所示。 输入缓冲电路可产生输入变量的原变量和反变量，如 图二所示。“与门”阵列、“或门”阵列的表示法如图三所 示。 “与门”阵列、“或门”阵列的连接示意如图四所示。
6.5 可编程组合逻辑器件PLD 可编程逻辑器件PLD按有无寄存功能（器），可分为可编程组合逻辑器件和 可编程时序逻辑二大类： 第一类是可编程组合逻辑器件，包括PAL（可编程阵列逻辑），FPLA （现场可编程逻辑阵列）和GAL（可重复编程通用阵列逻辑）。 第二类是可编程时序逻辑器件，包括RPLA（寄存器可编程逻辑阵）， FPGA（现场可编程门阵列）和isp-PLD（在系统编程—可编程逻辑器件）。 按照编程方式有：熔丝编程、光擦编程、电擦编程和在线编程等。 表6.9 各种PLD器件的特点比较
6.5 可编程组合逻辑器件PLD 因为任何一个逻辑函数都可以用“与或”式表示，所以任何逻辑函数都可以用 一个“与门”阵列和一个“或门”阵列来实现，PLD可编程组合逻辑器件正满足这个需 求而应运而生。 一、PROM（可编程ROM）——它是由固定的“与门”阵列和可编程的“或门” 阵列组成。 如在《 6.2 ROM（只读存储器）》中利用PROM实现4位二进制码到格雷 码转换的举例，就是通过“与门”阵列和“或门”阵列来实现的。 二、PLA（可编程逻辑阵列）—— 它的“与门”阵列和“或门”阵列都是可编程 的。 三、 FPLA（现场可编程逻辑阵列）——它也是由可编程“与门”阵列和可 编程“或门”阵列组成的。输入变量对应于“与门”阵列的行线，输出函数对应于“或 门”阵列的列线，通过“与门”阵列和“或门”阵列网格点上二极管的不同编排，可得 到不同函数。 见p.199~200之例6.6。
A 与 A 阵 B 列 ( 可 B 编 C ) C ≥1 F 2 或 阵 ≥1 F 列 1 ( 固 ≥1 F 定 0 ) 6.5 可编程组合逻辑器件PLD 四、PAL（可编程阵列逻辑）—— 1. PAL的结构 PAL可编程阵列逻辑器件由可编程的“与门”阵列和固定的“或门”阵列组成 由于它是“与”阵列可编程，而且输出结构种类很多，因而给逻辑设计带来很大的 灵活性。如下图所示。
F ＋ A 6.5 可编程组合逻辑器件PLD 四、PAL（可编程阵列逻辑）—— 2. PAL的几种输出结构 ①PAL具有多种输出结构。组 合逻辑常采用“专用输出的基本门 阵列结构”，其输出结构如右图所 示。图中, 若输出部分采用或非门 输出时，为低电平有效器件；若 采用或门输出时，为高电平有效器 件。有的器件还用互补输出的或门， 故称为互补型输出，这种输出结构 只适用于实现组合逻辑函数。目前 常用的产品有PAL10H8（10输入，8输出，高电平有效）、AL10L8（10输入， 8输出，低电平有效）、PAL16C1（16输入，1输出，互补型）等。
CP OC D Q ＋ I/O Q A 6.5 可编程组合逻辑器件PLD 四、PAL（可编程阵列逻辑）—— 2. PAL的几种输出结构 ②PAL实现时序逻辑 电路功能时，其时序输 出结构如右图所示，输 出部分采用了一个D触 发器，其输出通过选通 三态缓冲器送到输出端， 构成时序逻辑电路。
6.5 可编程组合逻辑器件PLD 四、PAL（可编程阵列逻辑）—— 3. PAL的特点 ① 提高了功能密度， 节省了空间。 ② 提高了设计的灵活性，且编程和使用都比较方便。 ③ 有上电复位功能， 可以防止非法复制。 PAL的主要缺点是由于它采用双极型熔丝工艺（PROM结构），只能一次 性编程。
图6.25 GAL的基本结构 6.5 可编程组合逻辑器件PLD 五、通用阵列逻辑（GAL）—— 1. GAL器件的基本结构 GAL（通用阵列逻辑）器件是PAL器件的增强型，见p.203之图6.25所示。 GAL器件的基本结构包括输入缓冲电路、可编程的“与阵列”，固定的“或阵列”， 可编程的输出电路 —— 输出逻辑宏单元(OLMC)和输出三态缓冲器等五个部分组 成。
GAL16V8的逻辑结构框图 图6.26 GAL16V8的逻辑结构和引脚图 GAL16V8的引脚图 6.5 可编程组合逻辑器件PLD 五、通用阵列逻辑（GAL）—— 2. GAL16V8芯片的基本结构 GAL16V8是20脚器件，型号标 记中：16表示16个输入端引脚； 8则表示8个OLMC，最多有 8个引脚作为输出端。 器件的逻辑结构图和引脚图分别 如p.203之图6.26所示。
图6.27 输出逻辑宏单元(OLMC)的结构 6.5 可编程组合逻辑器件PLD 五、通用阵列逻辑（GAL）—— 3. GAL16V8输出逻辑宏单元(OLMC) GAL16V8的 每一个输出端对 应一个输出逻辑 宏单元，输出逻 辑宏单元结构如 p.204之图6.27 所示，它包含四 个部分：
图6.27 输出逻辑宏单元(OLMC)的结构 6.5 可编程组合逻辑器件PLD 五、通用阵列逻辑（GAL）—— 3. GAL16V8输出逻辑宏单元(OLMC) ①一个或门,有8 个输入端,均接”与阵列” 的输出。 ②一个可编程的异或门，用来控制输出 信号的极性。 ③一个D触发器，用来锁存异或门的输 出状态，使GAL适用于时序逻辑电路。 ④四个数据选择开关，用来控制输出电 路的形式，见p.205之表6.11、表6.12 和表6.13 GAL16V8的输出逻辑宏单元(OLMC) 的工作模式见表6.14。
图6.33 XC4000系列FPGA基本结构 6.6 可编程时序逻辑器件 可编程时序逻辑器件是指其内含有寄存器的可编程逻辑器件。本节以XC4000 系列的FPGA器件为例。 FPGA（现场可编程门阵列）器件的基本结构—— XC4000系列的 FPGA器件采用了 CMOS SRAM编程 技术，器件的基本 结构见p.209之 图6.33所示。它由 CLB、IOB和PIR等 模块组成，现分述 如下。
图6.34 (a) FPGA器件XC4000系列的CLB结构 6.6 可编程时序逻辑器件 1. CLB(可编程逻辑模块) 多个CLB以二维阵列的形式分布在器件的中部。CLB由组合逻辑、存储和控制三部分组成。其结构见p.210之图6.34(a)所示。
图6.35 XC4000的IOB结构 6.6 可编程时序逻辑器件 3. IOB(可编程I/O) IOB分布在FPGA器件 的四周，提供了器件外部 引出端和内部逻辑之间的 连接，其结构见p.211之 图6.35所示。
6.6 可编程时序逻辑器件 4. PIR(可编程内部连线资源) 遍布器件内部的可编程互连资源PIR，可以将器件内部任意两点连接起来，能 将FPGA中数目很大的CLB和IOB连接成各种复杂的数字系统。PIR主要由纵横分 布在CLB阵列之间的金属线网络和位于纵横线交叉点上的可编程开关矩阵PSM组 成。PIR一般提供三种连接结构，即如下： ⑴通用单／双长线连接 它主要用于CLB之间的连接，在这种结构中，任意两点间的连接都要通过开 关矩阵PSM。 ⑵全局连接 全局连线主要用于传送一些公共信号如全局时钟信号、公用制信号。 ⑶长线连接 长线主要用于长距离或多分支信号的传送。
