第八章 可编程逻辑器件 PLD 可编程逻辑器件 Programmable Logic Device 专用集成电路 ASIC

1. 第八章 可编程逻辑器件PLD 可编程逻辑器件Programmable Logic Device 专用集成电路ASIC Application Specific Integrated Circuit 现场可编程逻辑阵列FPLA Field Programmable Logic Array 可编程阵列逻辑PAL Programmable Array Logic 通用阵列逻辑GAL 可擦除的可编程逻辑器件EPLD 现场可编程门阵列FPGA Field Programmable Gate Array EPLD、CPLD、FPGA集成度较高，称为高密度PLD。 可以满足一般数字系统的需要。

2. 8.1 PLD 逻辑图形画法 P=ABD 不用的与门 Y=P1+P3+P4 三态输出缓冲器 互补输出缓冲器

3. 8.2 现场可编程逻辑阵列 （FPLA） 与ROM阵列的区别： ROM与阵列是 最小项阵列，阵列庞大。 PLA与阵列实现 最简与或式， 与阵列乘积项可编程。 有8个与门，4个或门，可实现4个与或式，每式可有8个乘积项 控制三态输出缓冲器， =0输出逻辑函数。

4. FPLA的编程单元有熔丝型和叠栅注入式MOS管。 输出缓冲器： 三态输出， 集电极开路（OC）结构， 异或门输出。 1 异或门输出结构： XOR熔丝连 XOR=0 Yi与Si同相 XOR熔丝断 XOR=1 Yi与Si反相 0 Yi=Si Yi=S’i

5. 时序逻辑型FPLA 触发器输入J、K， 与或逻辑阵列输出控制 触发器Q1—Q4 反馈到与或阵列， 可以构成模16以内的计数器。 控制端：PR/OE’控制清零 和输出缓冲器的状态 G7 =1 所有J-K触发器置零 G8=1 输出缓冲器G1 --G6工作 Q5Q 6无反馈， 组合逻辑-寄存器输出

6. 控制端： 可编程接地端M=1熔丝断，M=0 熔丝连。 G8负或门，有一个输入为0，输出为1。 G7与门 M=0， 时 G7 =1 所有J-K触发器置零， 高电平置零。 M=1熔丝断 G7=0始终低电平，没有清零信号，触发器工作 G8=1 输出缓冲器G1 --G6工作 G8=0三态门G1 --G6输出高阻态 1 1 0 0 1 0 1 0

7. 8.3可编程阵列逻辑（PAL） （1）PAL基本电路 基本电路结构： 与阵列、或阵列， I1—I4原变量、 反变量互补输入。 与阵列所有交叉点上 都有熔丝接通， 编程时将有用熔丝保留， 相当于有输入， 将无用熔丝熔断。

8. 编程后的PAL电路 Y1=I1I2I3+ I2I3I4+ I1I3I4+ I1I2I4

9. （2）PAL的几种输出和反馈 专用输出结构 可编程输入/输出 寄存器输出 异或输出 运算选通反馈结构 ①专用输出结构： 输出端只能作输出用，没有反馈， 不能作输入。 互补输出

10. ②可编程输入/输出结构 当I1=I2=1时，G1的控制端C1=1，I/O1输出状态。 缓冲器G2的控制端C2=0，G2高阻态，I/O2作输入端， I/O2→G3接到与逻辑阵列的输入端。 1 1 0 1 带有异或门的可编程输入/输出结构 XOR=1 Y与S反相（熔断）， XOR=0 Y与S同相。

11. ③寄存器输出结构 与或式→D1， 反馈互补输出到与阵列的输入端， 寄存器可以存储与或逻辑阵列输出，可以组成时序逻辑电路。 D1= I1，D2= Q1组成移位寄存器。

12. ④异或输出结构 比寄存器输出结构图增加了异或门，可以求反、寄存器保持。 D1= I1⊕Q1 I1=0 D1= Q1 保持； I1=1 I1=0 I1=1 I1

13. ⑤运算选通反馈结构 A存入D触发器， 反馈与B产生 、 、 、 接至与阵列输入，通过对与阵列的编程，产生A、B的16种算术和逻辑运算。

15. （3）PAL的应用举例 例：用PAL器件设计一个数值判别电路。要求判断4位二进制数DCBA的大小属于0—5、6—10、11—15三个区间的哪一个之内。 解：0—5 Y0=1、6—10 Y1=1、11—15 Y2=1 用一片PAL 4个输入、3个输出， 有一个输出包含3个以上乘积项。 用PAL14H4 14个输入端4个输出端 画×的与门编程时没利用， 与门的所有输入端都有熔丝与列线相连，输出恒为0。