第四章同步时序逻辑电路

第四章同步时序逻辑电路

内容： • 同步时序逻辑电路概述 • 触发器 • 同步时序逻辑电路的分析 • 同步时序逻辑电路的设计

第一节同步时序逻辑电路概述 • 一、时序逻辑电路 • 1.组合逻辑电路 • 某一时刻(tk)的输出（Zi）仅与该时刻的输入（x1,x2,……，xn）有关，而与以前各时刻（t<tk）的输入无关。组合线路 z1(tk) x1(tk) z2(tk) x2(tk) … … zm(tk) xn(tk)

2.时序逻辑电路 • 电路的输出不但取决于该时刻电路的输入，还取决于电路过去的输入。 x1 z1 外部输入 … … 组合线路外部输出 xn zm … y1 Y1 … 内部输入内部输出 yu Yv 存储元件

①函数 • 输出函数 Zi = fi（x1，…，xn，y1，…，yu） • 控制函数 Yi = gi（x1，…，xn，y1，…，yu） • ②现态（Qn）： tk时刻存储元件的状态输出 • y1(tk),…,yu(tk)。 • 次态（Qn+1）：当前时刻输入x1,…,xn及现 • 态 y1(tk),…,yu(tk)共同作用下存储 • 元件输出的新的状态。

③分类 Mealy型按其输入与输出的关系分为 Moore型 • Mealy型：输出Z不仅与该时刻的输入 • （x1,…，xn）有关，而且与现态 • （y1,…，yu）有关。 • Zi = fi（x1，…，xn，y1，…，yu） • Moore型：输出Z只与现态（y1,…，yu）有关，而与该时刻的输入无关；或根本没有输出，就以线路的状态作为输出。 • Zi = fi（y1,…，yu）

同步时序 按其工作方式分为异步时序同步时序电路：记忆电路状态的变化由一个统一的时钟脉冲同步，仅在时钟脉冲的特定时刻（上升沿或下降沿）才更新记忆电路的状态。异步时序电路：没有统一的时钟信号，各记忆元件也不受统一时钟的控制。

二、同步时序逻辑电路的描述 • 1.输出方程：由输出函数（输出与输入、内部 • 输入的关系）组成的方程。 • 2.激励方程：由控制函数（内部输出与输入、 • 内部输入的关系）组成的方程。 • 3.状态方程：由下一个状态函数（内部输入次 • 态与输入、内部输入现态的关 • 系）组成的方程。

4.状态表：表示现态、输入与次态、输出之间 • 的关系。

5.状态图：用圆圈表示状态，圆圈内文字或数字 注明状态的标志，圆圈之间用箭头连接，表示状态的转换，箭头尾端圆圈内标明现态，头端为次态，箭上注明发生转移的输入条件、输出结果。 • 6.时间图（波形图）：用横轴表示时间，纵轴表示某一值在该时刻的状态。

第二节触发器 • 触发器属于时序逻辑电路的记忆部件，具有“0” 状态和“1”状态两个稳定状态，用来存储0或1。 • 分类 • R-S型 • 电位触发 • D型 • 按触发方式分 • 按功能分 • 主从触发 • J-K型 • 边沿触发 • T型 • 触发器的描述方法： • 电路图、真值表（功能图）、特性方程（状态方程）、次态卡诺图、时间图、状态图。

一、R-S触发器 • 1.基本R-S触发器 • 逻辑符号 • 逻辑图 Q Q Q Q • • 。。。。 ≥1 ≥1 R S S R

状态表 0 1 d 0 1 1 d 0 • 次态卡诺图 • 状态方程 RS Q 00 01 11 10 • Qn+1=S + RQn 0 1 • SR=0（约束方程）

触发器特点： • 1.Qn+1不仅与输入信号有关，而且于Qn有关； • 2.电路具有0、1两个状态，且保持稳定； • 3.稳定状态下两输出端状态Q与Q必互为相反。

Q Q • • 。。。。 & & & & • CP R S • 2.时钟控制R-S触发器 Q Q 。 1 2 R S 3 4 cp

特点： • 1.时钟信号决定触发器状态转换的时刻； • 2.输入信号决定触发器转换后的状态； • 3.CP=0时，状态稳定不变，CP=1时，触发器状态随RS的状态翻转：R为复位端，S为置位端，且R、S不能同时为1。

。。。。。。。。 & & & & & & & & Q • 2.主从R-S触发器 Q 1 2 从触发器 3 4 QM • 。 1 6 5 主触发器 7 8 cp • • S R

Q Q 。。。。 & & & & • • • cp D • 二、D触发器 • 1.电位型D触发器 •

。。。。。。 & & & & & & • 2.维持阻塞型D触发器 Q Q • • 1 2 RD SD • • 4 3 cp 0 • • 6 5 D

特点： • 1.只有cp上升沿到来时才会改变触发器的状态； • 2.cp=1期间，由于维持阻塞的作用，使D信号无效，有效避免了“空翻”现象； • 3.可作数据保存电路，即D锁存器。

。。。。 & & & & • 三、JK触发器 Q Q • • • • 1 2 4 3 • CP K J

四、T触发器 • 将JK触发器的J、K端相连（T=J=K），即为T触发器 • 状态表 • 功能表 • 特征方程 • Qn+1=T ⊕Qn

A B C D 同步时序逻辑电路设计举例 • 例1.设计一个序列检测器,用来检测串行二进制序列,每当连续输入三个(或三个以上)1时,序列检测器输出为1,否则输出0. 作原始状态图 1/1 0/0 1/0 1/0 1/1 0/0 0/0 0/0

作原始状态表 化简：（观察法）

状态编码 画编码后的最简状态表确定激励函数和输出函数

状态方程： • y2n+1 = y1nx • y1n+1 = x 输出方程： Z=y2nx • 由特征方程Qn+1=JQ+KQ得: • J2=y1x • K2=y1x • J1=x • K1=x 画电路图

电路自恢复功能检测 • 检测目的： • （1）电路进入无效状态时能否在输入信号和时钟信号作用下进入有效状态； • （2）电路进入无效状态后，是否会产生错误输出。 • 检测方法： • 画出电路的状态图，进一步观察。

例：上题有多余状态“01”，所以需检测。 • 添加多余状态后的状态表： • 画状态图

分析： • 进入“01”状态后，输入x=0或x=1都可进入正常工作状态； • 但输入x=1后，输出z=1，错误。 • 修改：Z=xy2y1 画新电路图

例2.用D触发器设计一个三位串行奇偶校验电路，当电路串行接收了三位二进制数，如果1的个数是偶数，在收到第三位数时，电路输出为1；其余情况下均为0。每三位二进制数为一组，在收到第三位数码后，电路返回初始状态，准备接收下一组数。例2.用D触发器设计一个三位串行奇偶校验电路，当电路串行接收了三位二进制数，如果1的个数是偶数，在收到第三位数时，电路输出为1；其余情况下均为0。每三位二进制数为一组，在收到第三位数码后，电路返回初始状态，准备接收下一组数。建立原始状态图

化简（隐含表法） 画原始状态表 × BDCE BCDEFG × × BF CG DF EG × × × × × × × × × × × √ × × √ × × × A B C D E F

得最大等效类(A),(B),(C),(D,G),(E,F) S0 S1 S2 S3 S4 画最简状态表状态编码 y3y2 y1 00 01 11 10 0 1

画编码后的最简状态表 确定激励函数和输出函数 y1x y1x y3 y2 y3 y2 00 01 11 10 00 01 11 10 00 01 11 10 00 01 11 10 y1x y3 y2 y1x 00 01 11 10 y3 y2 00 01 11 10 00 01 11 10 00 01 11 10

激励方程： D3=y2+y3x D2=y3y2 D1=y3y2x+y3y2x 输出方程： Z=y3y2y1x+y3y2x 画电路图讨论

进入无效状态后，有自恢复功能，经过一个时钟周期可进入有效状态；但进入无效状态后有错误输出。进入无效状态后，有自恢复功能，经过一个时钟周期可进入有效状态；但进入无效状态后有错误输出。改进： Z=y3y2y1x + y3y2y1x 画改进后的电路图。

练习：用JK触发器和门电路设计一个串行加法器，以实现最低位在前的两个串行二进制整数相加，输出为最低位在前的两数之和，其进位将寄存在串行加法器中，以便在下个cp脉冲到来时与高一位的被加数及加数相加。练习：用JK触发器和门电路设计一个串行加法器，以实现最低位在前的两个串行二进制整数相加，输出为最低位在前的两数之和，其进位将寄存在串行加法器中，以便在下个cp脉冲到来时与高一位的被加数及加数相加。

第四章 同步时序逻辑电路