以 0.18 製程模擬二極差動延遲環型壓控振盪器 學生：張冠程 李銘偉 指導教授：蔡澈雄 老師

1. 崑山科技大學 電子工程系99學年度 學生實務專題成果展 以0.18製程模擬二極差動延遲環型壓控振盪器 學生：張冠程 李銘偉 指導教授：蔡澈雄　老師 • 研究目的 • 在現在的電子及通訊電路中，鎖相迴路(PLL)是一種常見且在無線通訊系統中，受到相當廣泛運用的電路，其中鎖相迴路裡的核心電路就是壓控振盪器(VCO)，然而壓控振盪器容易受到環境的影響(如電源電壓變化時的穩定度、環境溫度變化時的穩定度、外界磁場與振動的影響)以及電路本身的雜訊影響，使得振盪訊號在頻譜上發生偏移或是相位雜訊太大，而這些情形將會影響到鎖相迴路無法進行相位鎖定與輸出波形的跳動。 • 　　　所以對於壓控振盪器而言，如何設計出一個達到穩定且低雜訊、線性調變頻率、對電源與溫度的穩定度、低功率消耗及高頻化是目前研究的趨勢，一般情況下，振盪器可分為LC振盪器與環形振盪器兩種。LC振盪器的優勢在於Q值較高相位雜訊比較好，而環形振盪器面積小，不需要使用到電感，相對的可積體化程度較高，因此各有各的優缺點。 • 　　　而本專題將以差動延遲的高輸入阻抗、高輸出頻率及調頻範圍寬的特性，來設計出一個寬調頻範圍、相位雜訊小的差動負載放大器之壓控振盪器。 　　圖八為此振盪器的輸出功率為0.247dBm，足夠來推動下一級，一般需求是-5dBm以上就可以。就可以。圖九為此振盪器的相位雜訊與其他文獻來相比，是一個很良好的值，已發表的壓控振盪器的相位雜訊值都比-120 dBc/Hz(@1MHz載波)來的大，而我們模擬此振盪器的相位雜訊為-124.5 dBc/Hz(@1MHz載波)，此值比上述的值小。 2. 電路架構與動作原理 　　　我們使用差動延遲放大器的高輸入阻抗，高輸出頻率和調頻範圍寬的特性來建立一個差動放大振盪器。圖一我們將整個電路分成兩個部份延遲電路與Super Buffer，在主電路延遲電路部份主要是產生頻率，我們將給一個Vctrl控制電壓來做調變，而Super Buffer給一個定電壓VDD，這部份主要是將接收到的訊號加以放大，考慮到負載的關係，加此Buffer來推動。 圖一之振盪器由延遲單元組成之優點為寬頻與低雜訊。表I為此振盪器之減化動作狀態表；若輸出狀態為State1則下一個狀態會為State2；當State2會回到State1，因而產生振盪的情形。 圖八　輸出功率 圖九　相位雜訊 4. 量測結果 圖十 是Bi-CMOS主動負載差動放大振盪器量測的測試版。圖十一 是在Vctrl=1.8V，VDD=1.8V時量測的輸出波形。 圖一　電路架構圖 圖二　差動延遲放大器電路圖 圖三 虛擬負載圖 表 I動作狀態表 ３. 模擬結果 　　　此架構是以H-spice與Advanced Design System進行模擬，進而探討輸出波形、電壓-頻率曲線圖、電壓-功率曲線圖、相位雜訊圖及輸出功率圖的模擬結果。 圖十　輸出波形(Vctrl=0.9V，VDD=1.8V) 圖十一　輸出波形(Vctrl=1.8V，VDD=1.8V) 5.結論 此振盪器所產生的波形像傳統的振盪器，例如石英振盪器或環形振盪器都能產生正弦波。與一般的振盪器相同此振盪器的雜訊與輸出頻率成正比。但是此振盪器仍然有三個優勢，寬調頻範圍、低相位雜訊及好的線性電壓控制振盪器(VCO)的特性。在我們的類比系統裡，我們只要增加PMOS 寬度，選擇較高增益(gm)電晶體，就能增加輸出的頻率。正如我們所知，VCO 是鎖相迴路(PLL)的主要核心電路。此振盪器將被我們新的PLL VCO 晶片裡採用。假使我們在11月底能將此振盪器成功的作成IC，然後我們將在不同的電源電壓下測量輸出頻率和功率消耗。當我們有那些測量的數據時，我們將比較在模擬和實驗之間有那些差別。 最後，我們將找出H-spice與ADS 對頻率範圍、消耗功率和雜訊特性的限制，我們也將研究且分析振盪器的相位雜訊。 圖五　核心Layout圖 圖四　電路佈局圖 圖六　電壓－頻率曲線圖 輸出頻率在2.63GHZ~0.94GHz之間 圖七　電壓消耗功率曲線圖 消耗功率在11.93MV~7.3mW之間