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第七章 半导体存储器

第七章 半导体存储器. 主要内容. 5.1 概述 5.2 随机存取存储器RAM 5.3 只读存储器 ROM 5.4 存储器芯片与 CPU 的连接 5.5 高速缓冲存储器 Cache. 7.1.1 存储系统的基本概念 7.1.2 存储器的分类 7.1.3 存储器的主要性能指标 7.1.4 存储器的组成结构. 7.1 存储器概述. 7 .1.1 存储系统的基本概念. 存储器是 一种接收、保存和取出信息（程序、数据、文件）的设备； 一种具有记忆功能的部件；

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第七章 半导体存储器

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Presentation Transcript

  1. 第七章 半导体存储器 主要内容 • 5.1 概述 • 5.2 随机存取存储器RAM • 5.3 只读存储器ROM • 5.4 存储器芯片与CPU的连接 • 5.5 高速缓冲存储器Cache

  2. 7.1.1 存储系统的基本概念 7.1.2 存储器的分类 7.1.3 存储器的主要性能指标 7.1.4 存储器的组成结构 7.1 存储器概述

  3. 7.1.1 存储系统的基本概念 • 存储器是 • 一种接收、保存和取出信息（程序、数据、文件）的设备； • 一种具有记忆功能的部件； • 是计算机的重要组成部分，是CUP最重要的系统资源之一。 • CPU与存储器的关系如下图所示。

  4. 寄存器组 、、、 指令1 指令2 指令3 指令4 、、、 数据1 数据2 9AH 、、、 AX BX CX DX AH AL 地址加法器 地 址 译 码 器 DS BH 地址总线AB BL CH CL DH DL SI IP ES DI 数据总线DB BP 数据暂存器 SP SS 指 令 队 列 4 3 2 1 CS 指令译码器 PSW标志 寄存器 执行部件控制电路 指令MOV AL, [BX]包含一个从存储器读操作 运 算 器 总线 接口控制电路 控制总线CB CPU 存储器

  5. 按构成存储器的器件和存储介质分类： 7.1.2存储器的分类 磁芯存储器、半导体存储器、光电存储器、磁膜、磁泡和其它磁表面存储器以及光盘存储器等。 按存储器存取方式分类： 静态RAM 动态RAM 按存放信息原理不同 随机存取存储器RAM (Random Access Memory) 掩膜ROM（MROM） 可编程ROM（PROM） 可擦除编程ROM（EPROM） 按工艺不同 只读存储器ROM (Read-Only Memory)

  6. 按在微机系统中的位置分类： 主存储器（内存，Main Memory） 辅助存储器（外存，External Memory） 缓冲存储器（缓存，Cache Memory）

  7. 7.1.3存储器的组成 • 半导体存储器一般由以下部分组成： 存储体、地址选择电路、输入输出电路、控制电路

  8. 7.2 随机存储器 RAM(Random Access Memory)-随机存取存储器。 其工作特点是：在微机系统的工作过程中，可以随机地对其中的各个存储单元进行读／写操作。 • 静态随机存取存储器SRAM • 动态随机存取存储器DRAM

  9. 7.2.1静态随机存取存储器SRAM （1）外部结构 • A0-A9：10根地址信号输入引脚。 • ： 读／写控制信号输入引脚，当为低电平时，使输入三态门导通，信息由数据总线通过输入数据控制电路写入被选中的存储单元；反之从所选中的存储单元读出信息送到数据总线。 • I/O1~I/O4 ：4根数据输入／输出信号引脚• ：低电平有效，通常接地址译码器的输出端。 • +5V： 电源。 • GND：地。 • 典型存储器——静态RAM存储器芯片Intel 2114

  10. 典型存储器——动态RAM存储器芯片Intel 2164A 7.2.2静态随机存取存储器SRAM （1）外部结构 • A0~A7：地址信号的输入引脚，用来分时接收CPU送来的8位行、列地址； • ：行地址选通信号输入引脚，低电平有效，兼作芯片选择信号。当为低电平时，表明芯片当前接收的是行地址； • ：列地址选通信号输入引脚，低电平有效，表明当前正在接收的是列地址(此时应保持为低电平)； • ：写允许控制信号输入引脚，当其为低电平时，执行写操作；否则，执行读操作。 • DIN：数据输入引脚； • DOUT：数据输出引脚； • VDD：十5V电源引脚； • Css：地； • N/C：未用引脚。

  11. 7.3 只读存储器ROM ROM (Read Only Memory) 意指只读存储器。 其工作特点是：在微机系统的在线运行过程中，只能对其进行读操作，而不能进行写操作。电源关断，信息不会丢失，属于非易失性存储器件；常用来存放不需要改变的信息。 分类:掩模式ROM—MROM（Mask ROM）,可编程ROM－PROM（Programmable ROM）,可擦除可编程ROM—EPROM（Erasable Programmable ROM）,电可擦除可编程ROM—EEPROM （Electrically Erasable Programmable ROM）,快擦型存储器(F1ash Memory)

  12. 7.3.1 可擦除可编程ROM——EPROM （1）外部结构 • Al0~A0：地址信号输入引脚，可寻址芯片的2K个存储单元； • O7~O0： 双向数据信号输入输出引脚； • ：片选信号输入引脚，低电平有效，只有当该引脚转入低电平时，才能对相应的芯片进行操作； • ：数据输出允许控制信号引脚，输入，低电平有效，用以允许数据输出； • Vcc：+5v电源，用于在线的读操作； • VPP：+25v电源，用于在专用装置上进行写操作； • GND：地。 • 典型EPROM 芯片Intel 2716

  13. 7.3.2快擦型存储器(F1ash Memory) Flash Memory快擦型存储器： 是不用电池供电的、高速耐用的非易失性半导体存储器。结构与EPROM 相同。 其特点是： • 可以整体电擦除（时间1S）和按字节重新高速编程。 • 是完全非易失性的，可以完全代替E2RPOM。 • 能进行高速编程。 如: 28F256芯片，每个字节编程需100μs， 整个芯片0.5s；最少可以擦写一万次，通常可达到10万次； • CMOS 低功耗，最大工作电流30mA。 • 与E2PROM进行比较具有容量大、价格低、可靠性高等明显优势。 • 快擦型存储器还可应用于激光打印机、条形码阅读器、各种仪器设备以及计算机的外部设备中。 • 典型的芯片有27F256/28F016/28F020等。

  14. 5.4.1 存储芯片的扩展 5.4.2 存储器芯片与CPU的连接 7.4 存储器芯片与CPU的连接 如何用容量较小、字长较短的芯片组成微机系统所需 容量和字长的存储器？

  15. 字长扩展 字数扩展 字数字长同时扩展 7.4.1存储芯片的扩展 存储器的容量：字数×字长

  16. 7.4.1存储芯片的扩展--字长扩展 【例1】 用1K×4bit的2114芯片构成lK×8bit的存储器系统。 分析：需用2片这样的芯片，它们分别提供4位数据至系统的数据总线，以满足存储器系统的字长要求。 设计要点：关键是处理好地址线、数据线、写信号线 、片选信号线 的连接。 （1）地址线共用（至系统地址总线低10位）； （2）数据线分别接入系统数据总线的低4位和高4位 （3） 端并在一起接至系统的存储器写信号； （4） 端并在一起接至地址译码器输出。

  17. A9 … … … … A0 … … A0 A9 A0 A9 /WE /WE 8086 CPU 2114 2114 /CS /CS … … I/O1 I/O4 I/O1 I/O4 /WR D0 I/O//M …… D7 利用Intel 2114芯片（1K×4bit）组成1K×8bit存储器

  18. 7.4.1存储芯片的扩展--字数扩展 【例2】用2K×8的2716Ａ存储器芯片组成8K×8的存储器系统。 分析：每个芯片只能提供2K个存储单元，故需用4片这样的芯片，以满足存储器系统的字数要求。 设计要点：关键是处理好地址线、数据线、写信号线 、片选信号线 的连接。 （1）地址线共用（至系统地址总线低11位）； （2）数据线共用（至系统数据总线）； （3） 端并在一起接至系统的存储器写信号； （4） 端分别接至地址译码器的不同输出。

  19. 利用Intel 2716Ａ芯片（2K×8bit）组成8K×8bit存储器

  20. 7.4.1存储芯片的扩展--字数字长同时扩展 将上述两种方法结合使用，一般先扩展字长，在扩展字数。 【课堂练习】 题目要求:用1K×4的2114芯片组成2K×8的存储器系统,应如何连接?

  21. 字数扩展 字长扩展 用1K×4的2114芯片组成2K×8的存储器系统

  22. 7.4.2存储芯片与CPU的连接 CPU对存储器进行读写操作过程：首先要由地址总线给出地址信号，选择要进行读/写操作的存储单元，然后通过控制总线发出相应的读/写控制信号，最后才能在数据总线上进行数据交换。 存储器芯片与CPU之间的连接，实质上就是其与系统总线的连接。包括： •地址线的连接；•　数据线的连接；•　控制线的连接。 在连接中要考虑以下问题： •CPU总线的负载能力； •CPU与存储器工作速度的匹配； •　存储器的地址分配和片选问题 ； •　控制信号的连接。

  23. 1K 1K IO/M A10 • AB A9A9 A0A9 A0A9 A0A9 A0A9 CPU CS CS CS CS 2114 2114 2114 2114 WE WE WE WE D3D0 D7D4 D7D4 D3D0 D7D0 WR • • • CB a、线选控制方式 DB

  24. 片选译码 1K /Y1 • A11 /Y0 1K IO/M A10 • AB A9A9 A0A9 A0A9 A0A9 A0A9 CPU CS CS CS CS 2114 2114 2114 2114 WE WE WE WE D3D0 D7D4 D7D4 D3D0 D7D0 DB CB • • • WR b、部分译码方式

  25. c、全译码方式 /Y63 6：64 译 码 器 A15 …… 1K /Y1 A11 /Y0 1K IO/M A10 • AB A9A9 A0A9 A0A9 A0A9 A0A9 CPU CS CS CS CS 2114 2114 2114 2114 WE WE WE WE D3D0 D7D4 D7D4 D3D0 D7D0 DB CB WR • • •

  26. 3:8 译 码 器 A12 A11 A10 AB A9A0 A0A9 A0A9 A0A9 A0A9 A0A9 A0A9 CPU CS CS 8708 8708 8708 8708 2114 2114 CS CS CS CS WE WE D7D0 D7D0 D3D0 D3D0 D7D0 D7D0 8238 DB D7D0 d、不同芯片组合使用时与CPU的连接及其地址分配 /Y0 1# 2# 3# 4# 1# 2#

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