ASIC と FPGA を用いた GEM 検出器用エレクトロニクスの性能試験

1. ASICとFPGAを用いたGEM検出器用エレクトロニクスの性能試験 東京理科大学 修士２年 杉山史憲 KEK測定器開発室 東理大 理工、高エ研A、阪市大 理B、佐賀大 理工C、 信州大 理D、 東大 理E 杉山史憲、氏家宣彦A、内田智久E、宇野彰二A、大下英敏D、 杉山晃C、関本美智子A、田中秀治A、田中真伸A、中川真介B、 中野英一B、長屋慶、仲吉一男A、村上武A

2. 発表の流れ • 目的 • 今までのエレクトロニクス • ASICとFPGAを用いたエレクトロニクス • 性能試験 • セットアップ • 結果 • ノイズフィルターの実装 • 概要 • 解析 • 有効性 • 問題と解決策 • まとめ

3. 目的 • GEM検出器 • 画像検出器 • 硬X線検出器や中性子検出器への応用 • 多チャンネル • 細かいストリップ（0.8mmピッチ）読み出し • エレクトロニクス • 持ち運びに容易化 • ビームテスト等の外部での実験がある • 検出器の大面積化 • 簡単な読み出しシステム

4. 今までのエレクトロニクス X:64chs Y:64chs All:128chs ~30cm NIM modules GEMチェンバー Pre-amps. 16chs x 8 CAMAC modules GEMの大きさ＝10cm x 10cm 要求に応えられるものにしたい!

5. ASICとFPGAを用いたエレクトロニクス • I/F • HV-コネクタ 1本 • LV-コネクタ 5本 • Ethernet 1本 • エレキ部 • ASICボード×4 • FPGAボード • FE2006 ASICを使用 • 藤田さん（ＫＥＫ）開発 • デジタル読み出し • データや制御はEthernetを使用 低電圧電源 GEM チェンバー部 150mm Ethernet エレキ部 510mm 開発した新検出器 エレキ部とＧＥＭチェンバーで構成

6. 有効領域の拡大化 • データ出力はEthernetケーブル1本だけなので以下のような方法で有効領域を拡大可能 Ethernet HUB イベントデータ (TCP) 新検出器 PC 制御命令 (UDP) GEMの大型化は後の講演で！！ 全ての操作はイーサネット経由で行う

7. ASICボードのレイアウト FE2006 110mm×320mm ＦＰＧＡボードI/F スレショルド設定用DAC ストリップ信号入力 64入力 電源コネクタ

8. ブロック・ダイアグラム デジタル化信号 (LVDS) チェンバーから ストリップ信号 FPGA ボード 信号処理、 コインシデンス、 ネットワーク処理 ASIC ボード アナログ増幅、 デジタル化 64 64 イーサネット 64 ASIC ボード 64 64 64 ASIC ボード 64 64 ASIC ボード

9. ブロック・ダイアグラム ASICボード FPGAボード 検出器信号 サンプラー 100MHz FE2006 ASIC デジタル化信号 ノイズ フィルタ 256 256 x32 ヒットパターン・データ コインシデンス 回路 SiTCP データ フォーマット VTH Ethernet 検出信号量が増加するとデータ転送量も増加 コインシデンス・データ 時刻 10nsec 単位 DAC Chipごとにばらつきがある為

10. VTH • VTHの設定はEthernetによって操作が出来る • 全体のチャンネルの鳴り具合をそろえることが可能 • ソース(252Cf)を用いてチェック

11. VTHの調整例 • チェンバー内のセットアップ ED=1.5kV/cm EI=6.3kV/cm ΔVGEM=570V 100m-GEM Pad数:128 読み出し:64 ボロン 100m-GEM Drift:2.2mm Induction:2mm

12. 発振対策として • FPGAボードとASICボードをつなぐフラットケーブルをシールド

13. VTHの調整例 ■VTH調整前 ■　VTH調整後 Events/60sec チャンネルごとのVTHの差は最大で 18mV Pad Number

14. 性能評価試験(ビームテスト@MUSASI) • 原子炉からの中性子を使用 MUSASI 熱中性子 熱中性子 Cd • Cdで中性子ビームを絞る • 単色の中性子 • 波長2.24Å

15. チェンバー内構造 検出効率 30%(3Heカウンターを100%とした場合) Gas: Ar-CO2(70/30) B-Cathode ED=1.5kV/cm 1.2mm ET=1.5kV/cm 1.4mm ΔVGEM=220V(B-GEM) B-GEM 変換部 Gain＝１ ET=1.5kV/cm 1.4mm 1.4mm ET=1.5kV/cm ET=1.5kV/cm 1.4mm 100m-GEM 増幅部 Gain ~ 100 ΔVGEM=560V (100mGEM90φ) EI=6.3kV/cm 2.0mm B-Cathodeは片側に1.2mmのボロンを蒸着させている B-GEMは両側にそれぞれ1.2mmのボロンを蒸着させている

16. KEKマーク 10mm Cdのスリット 新エレキ 0.8mmピッチ 旧エレキ 1.6mmピッチ 画像取得に成功!!

17. ノイズフィルターの実装 • イベントとして採用するもの • XとYストリップが同時に鳴った信号 • ノイズ • イベントとして組み立てられないもの • データの転送量が大きくなる • なんとか除去できないか?

18. パルス幅の分布 イベント パルス幅[nsec] ノイズとして扱う

19. 時間幅の分布に関する結果とまとめ • 時間幅10nsecのイベントの排除 • ノイズのカット • 92% • 信号（コインシデンスが取れているもの）への影響 • 0.09% • 以上の結果より • 大幅なノイズのカットができる • 信号の統計を下げることはない • FPGAに特定のパルス幅の信号以外を排除する回路を実装することでPCへのデータ転送量を削減

20. 問題点と解決策 • 問題 • FE2006の発振 • ノイズ • 両面読み出し • 解決策 • 新しいASICボード • GND強化 • コンデンサー • チェッキングソースで動作確認終了 • ビームテストで動作確認予定

21. まとめ • 新しいエレキ • 非常にコンパクト　持ち運びがラク!! • 中性子画像の検出に成功 • 今後の予定 • 新しいASICボードを用いてビームテスト

22. 終

23. 付録

24. DAQシステムの構成 電源ユニット +5V, -5V, HV ＰＣに直接接続でき データ処理が容易 Ethernet HUB イベントデータ (TCP) PC 制御命令 (UDP) 新検出器 全ての操作はイーサネット経由で行う

25. ASICボードのブロック・ダイアグラム 64chs/board = 8chs/chip x 8Chips x 4 検出器信号 FE2006 ASIC FPGA ボード デジタル化信号 チェンバーから 8 8 DAC VTH-Chip 8chs/chip プリアンプ ＰＺＣ コンパレータ SPI I/F FPGAボードより 信号の閾値を決める

26. FPGAボードのブロック・ダイアグラム デジタル化信号 LVDS レシーバ サンプラー 200MHz パルス幅 フィルタ 128 ヒットパターン・データ コインシデンス 回路 ASICボードへ SiTCP Ethernet トランシーバー データ フォーマット コインシデンス・データ タイマー 10nsec 単位 DAC 制御 黄色の部分はFPGA

27. FPGAボードのレイアウト 電源コネクタ 110mm×320mm ASICボードI/F FPGA イーサネット トランシーバ イーサネット・ポート ＡＳＩＣボードを4枚接続できる 64chs. x 4 = 256chs.

28. VTH • チップごとのVTHである、VTH-ChipとチャンネルごとのVTHである、VTH-Chがある • VTH-Chip • 外付けのDACをFPGAにより動かすことによって設定 • 設定範囲　-500mV~+500mV • VTH-Ch • ASIC内のチャンネル毎に取り付けられている • 設定範囲　-31mV~-0mV

29. 時間幅の分布 • 目的 • FPGAから送る際にノイズをカットして送り、ノイズによるデータの送信の制限を無くす • 手段 • X、Y、Coincidenceの時間幅を調べ、ノイズをカットできるか調べる • 統計がどの程度減るか等も検討

30. カウント 時間 • Yの10nsecが大きいのは、おそらく信号らしきノイズ • 多ストリップに乗っていないようなもの • あるチャンネルだけなっているようなノイズ

32. 対策 • FE2006の電源（±2.5V）強化 • パスコン→ASICのボードの電源部 • GND強化→ボードのレジストを剥がしてフレームとつなげる • 放射ノイズを下げる • フラットケーブルのシールド

33. 表 -2.5Vのパスコン(100uF)

34. 裏：電源のパスコン GNDと2.5V間のパスコン(100uF)

35. チップの±2.5V供給のパスコン

36. 裏：同じく

37. GND強化

39. NEW

40. コンデンサー • 発振対策 Old ASIC board New ASIC board