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第四章 触发器

第四章 触发器. 【 补充 】 触发器的概念及其基本特性. 【 触发器 】 是能够存储一位二进制数字信号的基本单元电路。 它是构成时序逻辑电路的基本单元电路。 触发器有三个基本特性： 1 ）有两个稳态，可分别表示二进制数码 0 和 1 ，无外触发时可维持稳态，故也称“ 双稳态 触发器” 2 ）外触发下，两个稳态可相互转换（称翻转） 3 ）有两个互补输出端. § 概述. 一、基本要求. 1. 有两个稳定的状态 (0 、 1) ，以表示存储内容；. 2. 能够接收、保存和输出信号。. 二、现态和次态. 触发器接收输入信号之 前 的状态。.

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第四章 触发器

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  1. 第四章 触发器 【补充】 触发器的概念及其基本特性 【触发器】是能够存储一位二进制数字信号的基本单元电路。 • 它是构成时序逻辑电路的基本单元电路。 • 触发器有三个基本特性： 1）有两个稳态，可分别表示二进制数码0和1，无外触发时可维持稳态，故也称“双稳态触发器” 2）外触发下，两个稳态可相互转换（称翻转） 3）有两个互补输出端

  2. §概述 一、基本要求 1. 有两个稳定的状态(0、1)，以表示存储内容； 2. 能够接收、保存和输出信号。 二、现态和次态 触发器接收输入信号之前的状态。 1. 现态： 2. 次态： 触发器接收输入信号之后的状态。 三、分类 1. 按电路结构和工作特点： 基本、同步、边沿。 RS、JK、D和 T(T)。 2. 按逻辑功能分： 3. 其它： TTL 和 CMOS，分立和集成。 用得多

  3. Q Q Q Q Q与Q正常情况下状态互补 & & R G1 S R S R S Q = 1 Q = 0 §4.1 基本触发器 §4.1.1 由与非门组成 一、电路及符号 Q = 0 0 态 G2 Q = 1 1 态

  4. Q = 1 Q = 1 Q Q Q = 0 & & G1 0 1 1 0 R S • R、S同时撤消（0到1） 状态不定 (随机) • R后撤消： 0 态 1 态 • S后撤消： 二、工作原理 Q = 0 0 态 0 1 0 1 “置 0”或“复位” (Reset) G2 Q = 1 置位端 复位端 不允许出现该情况！ Q = Q “保持” Q = 1 1 态 “置 1”或“置位” (Set)

  5. 信号不同时撤消，状态确定 S R Q Q 简化波形图 状态翻转过程需要一定的延迟时间：(图4.1.4) 1  0，延迟时间为 tPHL ； 0  1，延迟时间为 tPLH 由于实际翻转延迟时间相对于脉冲的宽度和周期很小，故可视为0。（简化为4.1.5） 信号同时撤消,出现不确定状态 设触发器初始状态为0： Q Q

  6. Qn+1= S + RQn 三、现态、次态、特性表和特性方程 1. 现态和次态 现态Qn：触发器接收输入信号之前的状态。 次态Qn+1：触发器接收输入信号之后的新状态。 2. 特性表和特性方程 特性表 简化特性表 Qn+1 Qn+1 Qn+1 R S Qn R S 0 1 1 1 0 0 Qn 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 保持 0 0 0 1 0 0 1 1 置 1 置 0 1 0 0 1 1 0 不用 1 1 不允许 不用 不用 特性方程 约束条件

  7. Q Q Q Q G1 G2 S R R S R S >1 >1 §4.1.2 由或非门组成（略讲） 一、电路及符号 二、工作原理 “保持” “置 1” “置 0” “不允许” 若高电平同时撤消，则状态不定

  8. Q R S Qn+1 Qn+1= S + RQn Qn 保持 置1 置0 不许 0 0 0 1 1 1 0 0 1 1 不用 S 波形图 R Q 三、特性表和特性方程（同上） 四、主要特点 • 优点： • 结构简单 • 具有置 0、置 1、保持功能 • 2. 问题： • 输入电平直接控制输出状态，抗干扰能力差 • R、S 之间有约束 约束条件

  9. +VCC R S EN Qn+1注 16   0 Z 高阻态 3 4 7 5 11 12 15 14 5 – – – – – – – – 13 9 10 1 S1 R1 S2 R2 S3 R3 S4 R4 EN S1 R1 S2 R2 S3 R3 S4 R4 EN Q1 Q2 Q3 Q4 0 0 1 0 1 1 1 0 1 1 1 1 1Q 2Q 3Q 4Q 保 持 置1 置0 不允许 Qn & 1 1 TG 0 CC4044 不用 & 1 1 8 §4.1.3 集成基本触发器 一、CMOS 集成基本触发器 1. 由与非门组成：CC4044 三态 RS 锁存触发器特性表 Q 内含 4 个基本 RS 触发器 2. 由或非门组成：CC4043(略)

  10. +VCC Q 16 – – – – – – – – – – 1 2 3 5 6 10 11 12 14 15 1R 1SA 1SB 2R 2S 3R 3SA 3SB 4R 4S R1 S11 S12 R2 S2 R3 S31 S32 R4 S4 4 7 9 13 Q1 Q2 Q3 Q4 1Q 2Q 3Q 4Q & & 74279 74LS279 R Q S & & 8 R S1 S2 74279、74LS279 二、TTL 集成基本触发器 内含左边基本 RS 触发器各2 个

  11. §4.2 同步触发器 【同步触发器】 触发器的工作状态不仅受输入端 (R、S) 控制，而且还受时钟脉冲(CP) 的控制。 等周期、等幅的脉冲串。 CP (Clock Pulse): 同步RS触发器 同步触发器 (受 CP 控制) 同步 D 触发器

  12. Q Q Q Q Q Q & G2 & G1 S 1S C1 R 1R CP R S & & G4 S CP S CP R R G3 R CP S §4.2.1 同步 RS 触发器 一、电路组成及工作原理 1. 电路及逻辑符号 国标符号 曾用符号 2. 工作原理 ★ 保持 当 CP = 0 当 CP = 1 与基本 RS 触发器功能相同

  13. 特性表： 二、主要特点 1. 时钟电平控制 CP = 1 期间接受输入信号 CP = 0 期间输出保持不变 （抗干扰能力有所增强） 2. RS 之间仍有约束 （4种情况，参见图4.2.2） 特性方程: CP = 1期间有效 约束条件

  14. Q Q & G2 & G1 R S & & G4 G3 R S CP 1 D §4.2.2 同步 D 触发器 一、电路组成及工作原理 （CP = 1期间有效） 简化电路：省掉反相器 二、主要特点 1. 时钟电平控制，无约束问题； 2. CP = 1 时跟随 下降沿到来时锁存下降沿瞬间D的值

  15. 74LS375 +VCC 16 2 3 6 5 10 11 14 13 1 4 7 9 12 15 Q Q D1 CP1、2 D2 D3 CP3、4 D4 1D0 1LE 1D1 2D0 2LE 2D1 1Q0 1Q0 1Q1 1Q1 2Q0 2Q0 2Q1 2Q1 Q1 Q1 Q2 Q2 Q3 Q3 Q4 Q4 – – – – G2 G1 S R >1 >1 & & G4 G3 R S CP 1 8 D G5 三、集成同步 D 触发器 1. TTL 74LS375 • CP=1有效 • 集成4个同步D触发器

  16. +VCC 16 – – – – 3 2 9 10 12 11 15 1 4 7 13 14 5 6 Q0 Q0 Q1 Q1 Q2 Q2 Q3 Q3 Q0 Q0 Q1 Q1 Q2 Q2 Q3 Q3 D0 D1 D2 D3 CP POL D0 D1 D2 D3 CP POL CC4042 8 VSS 2. CMOS：CC4042 集成4个同步D触发器 POL为CP 极性控制信号 真值表

  17. Q Q Q Q & G2 & G1 Q Q S C1 R & & G3 G4 QM C1 1D 1 1 QM QM QM D G5 G6 CP & & 1 C1 S R 1 S R G7 & G8 & 1 CP D CP D 1 由2个同步D触发器级联构成 §4.3 边沿触发器 §4.3.1 边沿 D 触发器 一、电路组成及工作原理 1. 电路组成及逻辑符号 从 主 国标符号

  18. Q Q S C1 R QM 1 QM C1 S R 1 S R 1 CP D 2. 工作原理 (1)接收信号 CP = 1 主触发器接收输入信号 主触发器跟随D变化 从 主 (2) 输出信号 CP = 0 主触发器保持不变； 从触发器由CP到来之前的 QnM 确定 CP下降沿时刻有效 所以，

  19. 0 1 0 1 Q Q G1 & G2 & 1 1 RD 1 1 0 0 0 1 1 0 & G3 & G4 SD 0 1 Q Q 0 1 1 G5 G6 & & 1 1 1 G7 G8 & & CP – – SD D CP RD 1 D 3. 异步输入端的作用 D — 同步输入端 异 步 置 位 端 直 接 置 位 端 异步 复 位 端 直 接 复 位 端 受时钟CP同步控制 — 异步输入端 不受时钟 CP控制 国标符号

  20. Q Q C1 1D D CP 4. 波形 触发器的初始 0 状态可利用异步复位端接低电平实现

  21. Q1 Q1 Q2 Q2 Q Q 1 2 13 12 C1 7 14 SR 1D VDD VSS 6 5 3 4 8 9 11 10 SDRD D CP SD1CP1SD2CP2 D1RD1 D2RD2 二、 集成边沿D 触发器 1. CMOS 边沿 D触发器 CC4013 (双 D 触发器) 引出端 功能图 符号 CC4013 特性表 CP 上升沿触发 RD、SD端均“1”有效

  22. Q Q Q1 Q1 Q2 Q2 5 6 9 8 C1 1D SR 7 14 地 VCC D CP SDRD 4 2 3 1 10 12 11 13 – – SD1CP1SD2CP2 D1RD1 D2RD2 – – CP 上升沿触发 RD、SD端均“0”有效 7474 (双 D 触发器) 2. TTL 边沿 D触发器 引出端 功能图 符号 7474 特性表 – –

  23. 3. 边沿 D触发器主要特点  CP 的上升沿(正边沿)或下降沿(负边沿)触发；  抗干扰能力极强；  只有置 1、置 0 功能，使用不便。

  24. Q Q S C1 R QM 1 >1 QM C1 S R S R 1 >1 1 CP D & Qn §4.3.2 边沿 JK 触发器 二、工作原理 一、电路组成及符号 冗余项 CP 下降沿有效 Qn 保持 J K 0 置0 1 置1 特性表 翻转

  25. Q1 Q1 Q2 Q2 Q Q 1 2 15 14 CC4027 16 8 C1 1J 1K SR VSS VDD 7 6 3 5 4 9 10 13 1112 CP JK SD RD J1K1 SD2 CP2 RD2 SD1CP1RD1 J2 K2 Q Q SDRD CP SD RD J K CP JK 二、 集成边沿 JK 触发器 1. CMOS 边沿 JK触发器 CC4027 国 标 符 号 曾 用 符 号 引出端功能图

  26. 特 性 表

  27. ② 异步复位端 RD、异步置位端 SD均为“0”有效 ② 抗干扰能力极强，工作速度很高，在触发沿瞬间，按 的规定更新状态； 2. TTL 边沿 JK触发器 74LS112 (双 JK 触发器) 特性表见P247 表4.3.5，与CC4027比，两点不同： ①CP 下降沿触发 3. 主要特点 ①CP 的上升沿或下降沿触发； ③功能齐全(保持、置 1、置 0、翻转)，使用方便。

  28. J = K = 1 翻转 J = K = 0 保持 4. 波形图 （下降沿有效） 设输出端 初态为 0 Q

  29. Q Q C1 1J IK CP JK Qn §4.3.3 边沿触发器功能分类、功能表示方法及转换 一、边沿触发器功能分类 1. JK 型触发器 在CP作用下，J、K取值不同时， 具有保持、置0、 置1、翻转功能的电路，都叫做JK型时钟触发器。 定义 符号 特性表 特性方程 Qn 保持 CP下降沿时刻有效 0 置0 1 置1 翻转

  30. Q Q C1 1D CP D 2. D 型触发器 在CP作用下，D 取值不同时， 具有置0、置1 功能的电路，都叫做 D 型时钟触发器。 定义 符号 特性表 特性方程 置 0 CP 上升沿 时刻有效 置 1

  31. Q Q C1 1T T CP Q Q C1 CP 若D=Qn,则D型变T'型 3. T型触发器 在CP作用下，当T = 0时保持状态不变，T =1 时状态 翻转的电路，叫T 型时钟触发器。 若J=K=T,则JK型变T型 保持 翻转 CP 下降沿时刻有效 4. T'型触发器 每来一个CP就翻转一次的电路叫T'型时钟触发器. 若T=1,则 T型变T'型 翻转 CP 下降沿时刻有效

  32. 二、边沿触发器逻辑功能表示方法 特性表、卡诺图、特性方程、状态图和时序图。 1.特性表、卡诺图、特性方程 (1) 特性表(真值表)

  33. Qn+1 J K 00 01 11 10 Qn 0 0 0 1 1 1 0 0 1 1 (2) 卡诺图 单变量的函数，其卡诺图无意义。 D 触发器： JK 触发器： (3) 特性方程 D 触发器： JK 触发器：

  34. 0 0 1 1 2. 状态图和时序图 (1)状态图 特点：形象直观，将触发器状态转换关系及转换条件用几何图形表示出来。 1/ 1/ 0/ D 触发器： 0/ 1/ 0/ JK 触发器: 0/ 1/

  35. (2) 时序图 特点：反映了CP 、输入信号和触发器状态在时间上的对应关系，表述了CP的控制或触发作用。 D 触发器 CP 上升沿触发 （P263图4.3.15） CP下降沿触发 JK 触发器 （P263图4.3.16）

  36. Qn+1 J K 00 01 11 10 Qn 0 0 1 1 1/ 0 / 0 / 1/ 三、边沿触发器逻辑功能表示方法间的转换 1.特性表  卡诺图、特性方程、状态图和时序图 (1) 特性表 卡诺图、状态图 0 0 1 1 1 0 0 1 (2) 特性表 特性方程 向时序图的转换(略)

  37. 11/ Qn+1 10/ JK 00 01 11 10 10/ 00/ Qn 01/ 00/ 0 0 1 01/ 1 11/ 1/ 0 / 0 / 1/ 2. 状态图  特性表、卡诺图、特性方程和时序图 0 1 0 1 0 0 0 0 0 0 1 1 1 0 0 0 1 1 0 1 1 0

  38. 11/ 10/ 10/ 00/ 01/ 00/ CP 01/ 0 1 11/ 状态图 时序图 【例 4.3.1】 已知 CP、J、K 波形，画输出波形。 假设初始状态为 0。 0 0 0 0 1 0 0 1 1 1 J K 1 0 1 1 0 0 Q

  39. §4.4 触发器的电气特性 §4.4.1静态特性 一、CMOS 触发器 由于 CMOS 触发器的输入、输出以 CMOS反相器 作为缓冲级，故特性与 CMOS 反相器相同，不赘述。 二、TTL 触发器 与 TTL 反相器相同，不赘述。

  40. CP ≥ ≥ 1 0 1 0 1 0 D ≥ ≥ §4.4.2 动态特性 一、输入信号的建立时间和保持时间 1. 建立时间tset 指要求触发器输入信号 先于 CP信号的时间。 2. 保持时间th 指保证触发器可靠翻转，CP到来后输入信号需保持的时间。 边沿D触发器的 tset 和 th 均在 10 ns 左右。

  41. 指从CP触发沿到达开始，到输出端 Q、Q完成状态改变所经历的时间。 二、时钟触发器的传输延迟时间 1. tPHL 为输出端由高电平变为低电平的传输延迟时间 TTL 边沿D触发器7474， tPHL ≤40 ns。 2. tPLH 为输出端由低电平变为高电平的传输延迟时间 7474， tPLH≤ 25 ns。 三、时钟触发器的最高时钟频率 fmax 由于每一级门电路的传输延迟，使时钟触发器的最高工作频率受到限制。 7474， fmax≥ 15 MHz。

  42. 第四章 小 结 一、触发器和门电路一样，也是组成数字电路的基本逻辑单元。它有两个基本特性： 1. 有两个稳定的状态（0 状态和 1 状态）。 2. 在外信号作用下，两个稳定状态可相互转换；没有外信号作用时，保持原状态不变。 因此，触发器具有记忆功能，常用来保存二进制信息 二、触发器的逻辑功能 指触发器输出的次态 Qn+1与输出的现态 Qn 及输入 信号之间的逻辑关系。 触发器逻辑功能的描述方法主要有特性表、卡诺图、 特性方程、状态转换图和波形图（时序图）。

  43. 三、触发器的分类 1. 根据电路结构不同，触发器可分为： （1）基本触发器：输入信号电平直接控制。 特性方程 （约束条件） （2）同步触发器：时钟电平直接控制。 CP = 1（或 0）时有效 同步 RS 触发器 特性方程 同步 D 触发器

  44. （3）边沿触发器：时钟边沿控制。 CP上升沿（或下降沿）时刻有效 边沿 D 触发器 特性方程 边沿 JK 触发器

  45. 2. 根据逻辑功能不同，时钟触发器可分为： （1）RS 触发器 （约束条件） （2）JK触发器 （3）D 触发器 （4）T 触发器 （5）T’ 触发器 利用特性方程可实现不同功能触发器间逻辑功能的相互转换。

  46. 【练习】在图中所示的 CC4013 边沿 D触发器中，CP、D、SD、RD的波形见图，试画出 Q、Q的波形。 Q Q C1 S 1D R Q SD D CP RD 【解】 SD、RD— 异步置位（置1）、复位（置0）端。 CP — 上升沿触发。 CP D SD RD Q

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