Structure géométrique d’un NMOS

1. bulk source oxyde de grille oxyde drain grille p+ n+ n+ silicium cristallin p-substrat L métal canal Symbole et polarisation W D VD B G VB S VG VS MODELE SPICE DES TRANSISTORS MOS Structure géométrique d’un NMOS

2. Capacité habituelle Capacité MOS (NMOS) isolant - - - - - - Zone de charge d ’espace MODELE SPICE DES TRANSISTORS MOS Tension de seuil • Le bulk des NMOS est toujours relié au potentiel le plus bas : VB=0 • On suppose également que source, drain et bulk sont reliés : VSB= VDB= 0 • On applique un potentiel positif VGB sur la grille • Grille/isolant/semi-conducteur = Capacité

3. vs se bloque à 2FP, une nappe d’électrons mobiles se crée à l’interface Si/SiO2 × k T = v T q = 26 mV = ° T 300 K Accumu- lation Appauvri- ssement Faible inversion Forte inversion MODELE SPICE DES TRANSISTORS MOS Tension de seuil Dépendance exponentielle de la concentration en porteurs libres

4. oxyde Apparition de oxyde oxyde - - - - - - - - - - - - - - - MODELE SPICE DES TRANSISTORS MOS Tension de seuil

5. MODELE SPICE DES TRANSISTORS MOS Tension de seuil La présence du canal d’électrons libres met en communication les deux réservoirs d’électrons que sont les zones de source et de drain. Ainsi, en appliquant une différence de potentiel VDS > 0, un courant d’électrons s’établit de la source vers le drain (IDS > 0). Si on applique une différence de potentiel VSB non nulle, alors vs augmente, l’extension de la zone de charge d’espace (ZCE) augmente aussi. La quantité de charge |Qd| stockée dans cette ZCE augmente alors, réduisant d’autant la quantité d’électrons libres dans le canal vu que QG reste constante (QG est déterminée par VGB que l’on suppose fixe). Ainsi, si l’on suppose VSB=VDB>0, il faut appliquer la tension pour que le canal apparaisse. La tension de seuil dépend du potentiel VSB!

6. [ ] F + - F 2 V 2 P SB P Soit = F + g F + = + g × V 2 2 V V TH P P SB T 0 MODELE SPICE DES TRANSISTORS MOS Tension de seuil Très souvent, on se réfère à la source plutôt qu’au bulk. Dans ce cas la tension de seuil  s’exprime par : = + = F + + g F + V V V 2 V 2 V GB GS SB P SB P SB { { V V TB TH avec Tension de seuil du transistor pour VSB=0

7. MODELE SPICE DES TRANSISTORS MOS Régime statique VGS > VTH et VDS > 0  Le canal d’électrons étant présent, un courant d’électrons va prendre place de la source vers le drain. En intégrant les équations de continuité de la charge (équations de transport) depuis la source vers le drain, on montre qu’en première approximation, le courant IDS est donné par l’expression suivante (VDS pas trop élevée ) : Paramètre de transconductance :

8. MODELE SPICE DES TRANSISTORS MOS Tension de saturation Lorsque VDS augmente, IDS augmente jusqu’à une valeur maximale, puis se stabilise sensiblement à IDSsat(l’expression établie conduirait à une diminution du courant pour VDS > VDSsat ce qui n’est pas physique). : tension de saturation NB.: VDSsat dépend de VGS et de VSB Pour VDS > VDSsat, le transistor entre en saturation et son courant devient sensiblement constant, égal à :

9. MODELE SPICE DES TRANSISTORS MOS Tension de saturation Explication physique de l’entrée en saturation du TMOS : Lorsque VDS augmente (par augmentation de VDB), VGD diminue et |QS| côté drain diminue alors que |QS| côté source reste constante. A partir d’un certain VDS=VDSsat, QS côté drain devient nulle. Il y a alors pincement du canal.

10. MODELE SPICE DES TRANSISTORS MOS Modulation de la longueur du canal : Lorsque VDS devient supérieur à VDSsat, le point de pincement « recule » pour que la différence de potentiel VDS-VDSsat > 0 puisse « s’installer ». Un fort champ électrique s’installe alors entre L’ et L dans une ZCE déplétée en porteurs. Zone déplétée Ce champ électrique capte les quelques électrons en bout du canal (L’) et les fait traverser la ZCE pour les récupérer par le drain.

11. MODELE SPICE DES TRANSISTORS MOS Modulation de la longueur du canal : Pour VDS = VDSsat : Pour VDS > VDSsat, le calcul nous conduit à la même relation avec L’ à la place de L : Expérimentalement, on constate que l : Paramètre de modulation de la longueur du canal L’expression générale du courant IDS en régime saturé devient :

12. IDS l détermine la conductance du canal en régime saturé VGS3 l¹ 0 l = 0 VGS2 VGS1 VDS MODELE SPICE DES TRANSISTORS MOS Modulation de la longueur du canal : En première approximation, on peut montrer que l est inversement proportionnel à L. Plus L est grand et plus l se rapproche de 0 (grande résistance de sortie). Remarque : VE n’est pas un paramètre SPICE, il est néanmoins très utile de le déterminer pour le dimensionnement manuel des circuits. Il suffit pour cela de simuler un jeu de caractéristiques IDS = f(VDS) pour différents L, en utilisant un modèle CAO plus précis que le modèle SPICE LEVEL1!

13. RS RD D S Sext Dext IDS B MODELE SPICE DES TRANSISTORS MOS Modèle Spice Level1 en régime statique : Expressions Transistor OFF : VGS < VTH Transistor ON en régime linéaire : VGS > VTH et VDS < VGS - VTH Transistor ON en régime saturé : VGS > VTH et VDS > VGS - VTH

14. Paramètre SPICE Expression Commentaire VTO Tension de seuil pour V = 0 SB V T 0 KP Paramètre de transconductance m C 0 ox GAMMA Effet de substrat g PHI Potentiel d’inversion en surface f 2 P LAMBDA Modulation de la longueur de canal l MODELE SPICE DES TRANSISTORS MOS Principaux paramètres Spice : Effet de substrat : Remarques 1) RS et RD représentent respectivement les résistances d’accès à la source et au drain 2) Les diodes «SB» et «DB» sont toujours polarisées en inverses.

15. Paramètre SPICE Expression Commentaire N NSUB Dopage du substrat A N NSS Densité d’états d’interface SS t TOX Epaisseur d’oxyde de grille ox m UO Mobilité des porteurs dans le canal 0 J JS Densité de courant de saturation des S jonctions « BS » et « BD » A AS/D Surface des jonctions « BS » et S / D « BD » MODELE SPICE DES TRANSISTORS MOS Principaux paramètres Spice : 2) Les diodes «SB» et «DB» sont toujours polarisées en inverses. Le modèle SPICE LEVEL1 utilise l’équation classique du courant dans une diode (paramètre SPICE IS : courant de saturation des jonctions) 3) Tous les paramètres SPICE évoqués jusqu’à maintenant sont des paramètres électriques. Ils sont liés à des paramètres physiques. Les paramètres physiques du LEVEL1 sont :

16. MODELE SPICE DES TRANSISTORS MOS Principaux paramètres Spice : PHI et NSUB sont reliés par l’expression : Lorsque l’on précise à la fois les paramètres électriques et les paramètres physiques, SPICE utilise les paramètres électriques. 4) Toutes les expressions ont été établies en supposant les bandes plates lorsque VGB = 0. Ce n’est pas le cas à cause des charges piégées dans l’oxyde, notamment près de l’interface Si/SiO2, et des états d’interface (NSS). Ceci conduit à modifier l’expression de VT0 par VFB : Tension de bande plate est la différence de potentiel à appliquer entre la grille et le bulk pour se ramener à une situation de bandes plates. Le cheminement théorique que nous avons suivi est alors valide.

17. G CGSO CGDO CGBO SiO2 n+ n+ n+ S D Substrat P Substrat P W n+ n+ L MODELE SPICE DES TRANSISTORS MOS Modèle Spice Level1 en régime dynamique Larges signaux : Capacités de recouvrement (extrinsèques) Les capacités de recouvrement sont définies par unité de longueur CGS = CGSO x W CGD = CGDO x W CGB = CGBO x L

18. CGS CGD S D IDS CSB CDB B MODELE SPICE DES TRANSISTORS MOS On suppose VB constant Capacités dues aux variations de charges sur la grille : Capacités différentielles (intrinsèques) G CGB Lorsque VS ou VD varie, la quantité de charges stockée dans la ZCE, Qd, varie, d’où les capacités CSB et CDB. Néanmoins, ces capacités sont ignorées dans les modèles SPICE LEVEL1 et 2!

19. MODELE SPICE DES TRANSISTORS MOS Modèles Spice level1 et 2 des capacités : Capacités parasites de recouvrement et les capacités différentielles. Mode d’accumulation : VGS < VTH - 2FP Mode de déplétion et inversion faible : VTH - 2FP < VGS < VTH Mode d’inversion forte et régime saturé : VTH < VGS < VTH + VDS

20. MODELE SPICE DES TRANSISTORS MOS Mode d’inversion forte et régime linéaire : VGS > VTH + VDS Capacités de jonction Les jonctions sont polarisées en inverse, VBS < 0 et VBD < 0, ainsi avec une expression identique pour CBD en changeant S en D

21. G CGS CGD Sext RS RD Dext S D CGB IDS CBD CBS MODELE SPICE DES TRANSISTORS MOS De nouveaux paramètres SPICE sont introduits. Cj et Cjsw représentent respectivement la capacité surfacique et la capacité linéique de transition de la jonction, AS et PS, l’aire et le périmètre de la jonction, Fj, le potentiel de jonction, et mj et mjsw des coefficients d’ajustement pour prendre en compte le fait que la jonction n’est pas abrupte. Les jonctions SB et DB sont modélisées par un courant de fuite égal au courant de saturation des diodes en inverse B

22. G CGS CGD Sext RS RD Dext S D CGB IDS CBD CBS B G CGS CGD gmb.vbs Sext RS RD Dext S D gbs gm.vgs gbd CGB CBD CBS gds B MODELE SPICE DES TRANSISTORS MOS Modèle Spice Level1 en régime dynamique Petits signaux :

23. MODELE SPICE DES TRANSISTORS MOS Caractéristique petits signaux On linéarise le modèle larges signaux autour du point de polarisation IDS0 = f(VGS0, VDS0, VSB0) en prenant le développement limité à l’ordre 1 de l’expression de IDS. Transconductance de grille si VGS < VTH si VDS > VDSsat si VDS < VDSsat

24. MODELE SPICE DES TRANSISTORS MOS Transconductance de grille en régime saturé : Conductance de canal si VGS < VTH si VDS > VDSsat Conductance de canal en régime saturé :

25. MODELE SPICE DES TRANSISTORS MOS Transconductance de bulk si VGS < VTH si VGS > VTH Remarque Les conductances différentielles des jonctions «BS» et «BD» sont données par VBS < 0 VBD < 0 L’ensemble de ces paramètres, associé aux expressions analytiques des courants constituent le modèle CAO du transistor. Ces paramètres sont généralement dénommés paramètres SPICE par référence au premier simulateur électrique dédié à la simulation de circuits électriques intégrés, SPICE (Simulation Program with Integrated Circuit Emphasis).

26. modèle symbole D D CGD IDS G CDS = CBD S G IDS S G CGS+CGB IDS S D MODELE SPICE DES TRANSISTORS MOS Modèle Spice level1 : C’est le modèle le plus simple. Il n’est plus utilisé que pour le dimensionnement manuel des circuits. Les expressions correspondent à celles que nous avons données précédemment. Généralement, on néglige l’effet de bulk, i.e. VSB = 0. Ainsi : Modèle larges signaux :

27. = × C C L GB GBO = × C C W GD GDO MODELE SPICE DES TRANSISTORS MOS Modèle Spice level1 : Transistor OFF : Transistor ON en régime saturé : Capacités en régime saturé :

28. 2 2 = × × × + × @ × × × C C W L C W C W L GS ox GSO ox 3 3 × × C A C P j D jsw D = + C BD m m sw æ ö æ ö j j V V ç ÷ ç ÷ + + DB DB 1 1 f f è ø è ø j j (Effet de bulk : ) MODELE SPICE DES TRANSISTORS MOS Modèle Spice level1 : Capacités en régime saturé : Il est parfois nécessaire de connaître l’expression du courant IDS en régime linéaire :

29. Remarque : La tension de saturation VDSsat est donnée par et l’on a MODELE SPICE DES TRANSISTORS MOS Modèle Spice level1 : Modèle petits signaux : On se place autour d’un point de polarisation défini par IDS0(VGS0,VDS0) et l’on regarde les variations ids du courant global iDS = IDS0 + ids pour des variations vgs et vds des tensions globales vGS = VGS0 + vgs et vDS = VDS0 + vds. On obtient le schéma équivalent petits signaux valable pour le NMOS comme pour le PMOS!

30. D G S MODELE SPICE DES TRANSISTORS MOS Modèle Spice level1 : Les capacités sont celles données précédemment, pour le point de polarisation considéré. En régime saturé :

31. Paramètres NMOS PMOS KP 120 mA/V2 40 mA/V2 l (VEnLn)-1 avec VEn=50 V/mm (VEpLp)-1 avec VEp=40 V/mm VTH 0.896 V -0.843 V Cj 0.35 fF/mm2 0.44 fF/mm2 Cjsw 0.31 fF/mm 0.31 fF/mm mj 0.45 usi 0.56 usi mj 0.49 usi 0.39 usi Fj 0.94 V 0.91 V CGB0 = 0.13 fF/mm CGS0 = 0.34 fF/mm CGD0 = 0.34 fF/mm Cox = 2.729 fF/mm2 PARAMETES SPICE • Paramètres SPICE de la technologie utilisée Lmin = 0.6 mm et Wmin = 0.8 mm - Toute dimension doit être un multiple de 0.1 mm

32. MODELE SPICE DES TRANSISTORS MOS Modèle Spice level2 : L’hypothèse fondamentale du modèle LEVEL1 consiste à supposer qu’en forte inversion, la charge surfacique Qd stockée dans la ZCE (dans le bulk) ne varie pas lorsque le potentiel appliqué sur le drain devient différent (supérieur) de celui appliqué sur la source. La charge Qd, ne dépend que de VSB (et 2FP!) : Cette hypothèse simplifie énormément les relations mais reste très grossière car il est évident que la ZCE s’étend plus du côté du drain que du côté de la source si VD > VS. Ceci est évidemment plus proche de la réalité mais conduit à l’expression suivante pour le courant IDS après intégration des équations de transport :

33. MODELE SPICE DES TRANSISTORS MOS Modèle Spice level2 : La condition de saturation (pincement du canal) s’écrit : On conçoit aisément que de telles expressions ne puissent être utilisées pour le dimensionnement manuel. Elles modélisent très bien le comportement du MOS pour des dimensions W et L supérieures à 5mm. Lorsque les dimensions deviennent inférieures à 5mm, certains phénomènes 2D voir 3D influent sur les caractéristiques du transistor. Malheureusement, il est difficile d’établir des expressions analytiques assez compactes tenant compte de ces phénomènes en partant de la physique du semi-conducteur (toutes les expressions jusqu’à maintenant ont été établies en utilisant les équations 1D de la physique du semi-conducteur).

34. MODELE SPICE DES TRANSISTORS MOS Modèle Spice level2 : • Ainsi, le modèle LEVEL2 introduit un ensemble de paramètres semi-empiriques • modifiant les expressions analytiques de base. Les principaux phénomènes pris • en compte sont : • La réduction de la mobilité, et par conséquent de KP, lorsque VGS augmente • Les effets de vitesse limite des porteurs en régime saturé • La réduction de la tension de seuil pour les TMOS à canal court • L’augmentation de la tension de seuil pour les TMOS à canal étroit • L’influence de la diffusion latérale et du bec d’oiseau • La conduction sous faible inversion

35. MODELE SPICE DES TRANSISTORS MOS Modèle Spice level2 : Remarque concernant la faible injection : En inversion faible (VGS<VTH), sans que VGS soit trop inférieur à VTH, le nombre d’électrons mobiles dans la ZCE n’est pas complètement négligeable. L’expérience montre qu’un courant existe pour VDS>0. En fait, en inversion faible, les TMOS se comporte comme un BJT (transistor bipolaire) dont le courant de saturation est contrôlable par la grille. La modélisation de la conduction sous faible inversion est malheureusement peu précise dans le LEVEL2. D’autre part, la caractéristique IDS=f(VGS) à VDS donné possède une cassure au passage de la faible inversion vers la forte inversion. Outre la modélisation peu réaliste de cette zone, des problèmes de convergence ont lieu (discontinuité dans la dérivée de la caractéristique!).

36. MODELE SPICE DES TRANSISTORS MOS Modèles récents (BSIM, EKV, …) : Remarque : Le modèle LEVEL2 a été largement utilisé pour la simulation des circuits analogiques jusqu’à ces dernières années. Il l’est de moins en moins car on a tendance à polariser les TMOS autour de cette zone critique faible inversion/forte inversion. Ainsi, les technologues (ou fondeurs) fournissent maintenant des modèles plus élaborés, tels que le modèle SPICE BSIM, le modèle EKV,... La nappe électronique n’apparaît pas « instantanément » lorsque le potentiel de surface vs devient égal à 2FP (VGS=VTH). En réalité, entre l’inversion faible et l’inversion forte existe une zone d’inversion modérée où le courant IDS provient à la fois d’un courant de conduction par les électrons du canal naissant et d’un courant de diffusion à travers la ZCE.

37. MODELE SPICE DES TRANSISTORS MOS Modèles récents (BSIM, EKV, …) : On peut montrer qu’à courant de polarisation IDS0 constant, la plus grande transconductance gm est obtenue lorsque le MOS est en inversion modérée (en toute rigueur lorsque le TMOS est en inversion faible ; malheureusement, dans ce cas les courants sont si faibles qu’il est souvent impossible de charger et décharger les capacités assez rapidement!). D’autre part, les gains des amplificateurs sont toujours proportionnels au gm du transistor d’entrée. Ainsi, c’est en polarisant le MOS en inversion modérée qu’on l ’utilise le plus efficacement possible. C’est la raison pour laquelle les modèles retraçant correctement le fonctionnement du MOS dans tous les modes (inversion faible, modérée ou forte - régime linéaire ou saturé) sont de plus en plus utilisés pour la conception de circuits à faible consommation (électronique embarquée).

38. FP < vs < 2FP : Mode d’inversion faible 2FP < vs < 2FP + qqs kT/q = Y0 : Mode d’inversion modérée vs > Y0 : Mode d’inversion forte MODELE SPICE DES TRANSISTORS MOS Inversion modérée : Les modes d’inversion sont ainsi définis : inversion modérée inversion faible

39. MODELE SPICE DES TRANSISTORS MOS Inversion modérée : Pour un VDS donné (suffisamment élevé), faisons varier la tension VGS et traçons le courant IDS donné par le modèle LEVEL2. Au départ, VGS< Von=VTH+n kT/q et le MOS est en mode d’inversion faible. IDS est alors donné par (le fait que VDS soit élevé ou non n’est pas pris en compte par le modèle!) : Lorsque VGS atteint Von, IDS atteint Ion et pour VGS > Von, le MOS passe en mode d’inversion forte avec un canal saturé (VDS élevé). IDS est alors donné par (LEVEL1) : avec

40. discontinuité point de cassure LEVEL1 LEVEL2 MODELE SPICE DES TRANSISTORS MOS Inversion modérée : Cette discontinuité dans la caractéristique de gm=f(VGS) est source de problèmes de convergence lors des simulations.

41. LEVEL1 Réalité LEVEL2 inversion forte inversion faible inversion modérée MODELE SPICE DES TRANSISTORS MOS Inversion modérée : Plus grave encore, la valeur de gm pour VGS proche de Von est surestimée ce qui conduit à des résultats de simulations très peu réalistes si le MOS est polarisé dans cette zone, à savoir la zone d’inversion modérée!

42. MODELE SPICE DES TRANSISTORS MOS Conclusion : Le modèle LEVEL1 est utilisé pour le dimensionnement manuel des circuits. Le LEVEL2 peut être utilisé en simulation lorsque les transistors sont placés en inversion forte, c ’est à dire pour : Lorsque VGS est proche de VTH, on est en inversion faible et les résultats donnés par le LEVEL1 ou le LEVEL2 sont à prendre avec une grande précaution. On utilise alors des modèles récents comme le BSIM ou l’EKV pour les simulations.  Modèles propriétaires (fondeurs) proches de ces modèles

43. SIMULATEUR SPICE-LIKE Types d’analyse : • Point de polarisation (.OP) • Caractéristique de transfert (.DC) • Réponse temporelle «ou transitoire» (.TRAN) • Réponse fréquentielle (.AC) • Bruit (.NOISE) Remarque : Suivant le simulateur utilisé (CdsSpice, Spectre, HSPICE, ELDO,...), il est possible de faire d’autres types d’analyse : - analyse de Fourier - calcul des pôles et zéros - analyse en température - analyse paramétrique (variation de la taille d’un transistor,...)

44. VDD R VOUT VIN VOUT Point de polarisation autour de VIN = 2.5V 5 2.8 VIN 0 2.5 5 SIMULATEUR SPICE-LIKE Analyse OP ou DC: Application typique : - Point de polarisation (détermination du mode d’inversion et du régime de fonctionnement) - Caractéristique de transfert Modèle statique du MOS Une simu DC = une suite de simus OP

45. VDD R vOUT(t) vIN(t) vout(t) vIN(t) contrôle automatique du pas temps t SIMULATEUR SPICE-LIKE Analyse transitoire (TRAN) : Applications typiques : - slew-rate d’un ampli-op - temps de réponse d’un comparateur - temps de réponse d’une porte logique - ... Modèle larges signaux (incluant les capacités)

46. SIMULATEUR SPICE-LIKE Remarques : 1) La simulation transitoire tient compte des capacités 1 capa C Û 1 résistance + 1 source de courant dont la valeur dépend de C et Dt (pas de temps) 1 simulation transitoire = 1 suite de simulations OP à chaque pas de temps, avec les capacités remplacées par des couples résistance/source de courant 2) Réduction de la durée de simulation par contrôle automatique du pas de temps 3) Réglage des paramètres de convergence (durée de simulation, précision) 4) Choix de la méthode d’intégration - Backward Euler - Méthode des trapèzes - Gear Two

47. VDD R vOUT(t) vout vin vIN ~ Diagramme de Bode dB vIN0 fHZ F -90o SIMULATEUR SPICE-LIKE Analyse fréquentielle (AC) : Après calcul du point de polarisation, la simulation AC linéarise le circuit autour de ce point en utilisant le modèle CAO petits signaux, puis calcule la réponse fréquentielle à chaque noeud du circuit. N.B.: La source vin petits signaux doit être de type ac! Application typique: - diagramme de Bode (on choisit comme amplitude pour vin, |vin| = 1)

48. VDD sources de bruit dans le TMOS R 2 vOUT vIN0 vout 2 Densité spectrale de bruit en sortie fHZ SIMULATEUR SPICE-LIKE Simulation du bruit : Autour du point de polarisation, le circuit est linéarisé (utilisation du modèle petits signaux). Les sources de bruit internes aux composants sont ajoutées et le simulateur calcule la densité spectrale de bruit en chaque nœud (ou sur le nœud précisé selon le simulateur). En général, on précise aussi une source (l’entrée) et le simulateur fournit la densité spectrale de bruit ramenée à l’entrée :

49. DC? Fichiers résultats Linéarisation + simu AC SIMULATEUR SPICE-LIKE Moteur de calcul : Netlist + Choix de l’Analyse et des Paramètres de convergence Construction de la matrice nodale (lois de Kirchoff) Simu OP (Résolution d’un système d’équations non-linéaires) Point suivant Calcul de Dt et Transformation des capa. TRAN? AC ou Bruit?

50. SIMULATEUR SPICE-LIKE Convergence : • Les simulations peuvent parfois poser problème car rien n’assure la convergence • de la méthode de résolution du système d’équations non linéaires (en général, • méthode de Newton-Raphson, méthode itérative), sauf si : • 1) Le point de départ de la méthode est suffisamment proche de la solution • 2) Les modèles des composants sont continûment différenciables pour • pouvoir construire la matrice Jacobienne (J) de la méthode de • Newton-Raphson • 3) La solution est unique (J non singulière!) • Le point de départ de la solution (point 1) peut être fixé par l’utilisateur. Le • point 2) est en général vérifié!