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设计规则检查 DRC 及一致性检查 LVS 工具

设计规则检查 DRC 及一致性检查 LVS 工具. 2013 年 03 月 26 日. 主要内容. 设计规则检查 DRC (Design Rule Check) 一致性检查 LVS (Layout Versus schematic) 后仿真（ Post-Simulation ） 演示. 版图绘制要根据一定的设计规则来进行，也就是说一定要通过 DRC （ Design Rule Check ）检查。

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设计规则检查 DRC 及一致性检查 LVS 工具

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Presentation Transcript

  1. 设计规则检查DRC及一致性检查LVS工具 2013年03月26日

  2. 主要内容 • 设计规则检查DRC (Design Rule Check) • 一致性检查LVS (Layout Versusschematic) • 后仿真（Post-Simulation） • 演示 浙大微电子

  3. 浙大微电子

  4. 版图绘制要根据一定的设计规则来进行，也就是说一定要通过DRC（Design Rule Check）检查。 • 编辑好的版图通过了设计规则的检查后，有可能还有错误，这些错误不是由于违反了设计规则，而是可能与实际线路图不一致造成。版图中少连了一根连线这样的小毛病对整个芯片来说都是致命的，所以编辑好的版图还要通过LVS（Layout Versus Schematic）验证。 • 编辑好的版图通过寄生参数提取程序来提取出电路的寄生参数，电路仿真程序可以调用这个数据来进行后仿真。 浙大微电子

  5. schematic layout Pre-sim DRC LVS Post-sim 浙大微电子

  6. DRC — Design Rule Check 浙大微电子

  7. DRC基本概念 DRC 是为了保证版图满足流片厂的设计规则。 模拟版图和自动布局布线工具产生版图都需要进行DRC。 DRC流程 浙大微电子

  8. Design Rule的简介 • 检查版图设计与工艺规则的一致性 • 基本设计规则包括各层的宽度、间距及不同层次之间的间距、包含关系等 • Design Rule的规定是基于工艺的变化而变化的 • 在特殊的设计需求下，Design rule允许部分的弹性。但是设计人员需掌握违背了rule对电路的影响 浙大微电子

  9. DRC中常见术语 浙大微电子

  10. 浙大微电子

  11. 浙大微电子

  12. DRC工具简介 • Mentor Calibre • Cadence Dracula • Synopsys Hercules 浙大微电子

  13. Calibre DRC流程 • 1.DRC文件准备 • 2.启动软件 • 3.打开版图 • 4.Calibre 设置 • 5.Check • 6.查看结果 • 7.修改保存再进行第5步，直到没有错误（密度错误除外） 浙大微电子

  14. DRC文件准备 • 去流片厂网站下载最新版本DRC文件 • SmicDR2R_cal40_log_ll_sali_p1mx_1tm_121825.drc • 路径/home/smic/SMIC40nmPDK/SPDK40LL_1125_CDS_Prev1.3.3/SPDK40LL_1125_1TM_CDS_Prev1.3.3/smic40ll_1125_1tm_cds_1P7M_2011_10_25_Prev1.3.3/Calibre/DRC 浙大微电子

  15. 软件启动 与启动Cadence软件一样 • 进入要启动软件的目录 cd fsk (自己起的名字) • source /opt/demo/cdsmmsim7_cal11.env • icfb& 浙大微电子

  16. 打开版图 注意：ppt中部分操作步骤是通过动画展示的，请用放映模式观看。 浙大微电子

  17. 启动Calibre并设置1/2 浙大微电子

  18. 启动Calibre并设置1/2 /home/smic/SMIC40nmPDK/SPDK40LL_1125_CDS_Prev1.3.3/SPDK40LL_1125_1TM_CDS_Prev1.3.3/smic40ll_1125_1tm_cds_1P7M_2011_10_25_Prev1.3.3/Calibre/DRC 浙大微电子

  19. 启动Calibre并设置1/2 浙大微电子

  20. 启动Calibre并设置1/2 浙大微电子

  21. 启动Calibre并设置1/2 浙大微电子

  22. 启动Calibre并设置2/2 RUN DRC 浙大微电子

  23. 结果查看 • 绿色对号 表示此项 检查通过 • 红色叉号 表示此项 检查有误 双击上图数字，可以进行错误定位 错误情况说明 浙大微电子

  24. 只显示出错项目 去掉次复选框 浙大微电子

  25. 演示 浙大微电子

  26. LVS — Layout Versus schematic 浙大微电子

  27. 通过DRC的版图还需要进行LVS也就是版图和线路图比较。通过DRC的版图还需要进行LVS也就是版图和线路图比较。 • 实际上就是从版图中提取出电路的网表来，再与线路图的网表比较。 浙大微电子

  28. 浙大微电子

  29. 版图电路图一致性检查LVS • LVS 目的就是为了检查版图与电路图或者数字网表一致。 • 有三种LVS形式： 版图对模拟电路图 版图对数字网表 版图对混合网表（既有数字网表，又有模拟电路图） 浙大微电子

  30. 版图对模拟电路图LVS • 1.准备LVS文件 • 2.打开电路图及版图 • 3.启动Calibre • 4.设置 • 5.核对 • 6.查看结果 • 7.如果有错，修改版图并保存，返回第5步，直到出现笑脸。 浙大微电子

  31. LVS文件准备 • 去流片厂网站下载最新版本LVS文件 • SmicSP1R_cal40_LL_sali_p1mtx_11182533.lvs • 路径/home/smic/SMIC40nmPDK/Calibre/LVS/ 浙大微电子

  32. 打开电路图及版图 • 启动Cadence软件 • 打开要做LVS的电路图和版图 浙大微电子

  33. 打开版图 浙大微电子

  34. 启动Calibre并设置1/2 浙大微电子

  35. /home/smic/SMIC40nmPDK/SPDK40LL_1125_CDS_Prev1.3.3/SPDK40LL_1125_1TM_CDS_Prev1.3.3/smic40ll_1125_1tm_cds_1P7M_2011_10_25_Prev1.3.3/Calibre/LVS/home/smic/SMIC40nmPDK/SPDK40LL_1125_CDS_Prev1.3.3/SPDK40LL_1125_1TM_CDS_Prev1.3.3/smic40ll_1125_1tm_cds_1P7M_2011_10_25_Prev1.3.3/Calibre/LVS 浙大微电子

  36. 浙大微电子

  37. 第一次做选择从schematic导出模拟网表，下次再做不需要选中次选项，只用在上面Files中输出第一次导出的模拟网标，第一次做选择从schematic导出模拟网表，下次再做不需要选中次选项，只用在上面Files中输出第一次导出的模拟网标， 浙大微电子

  38. 浙大微电子

  39. RUN LVS 浙大微电子

  40. 结果查看 浙大微电子

  41. 结果查看 浙大微电子

  42. 演示 浙大微电子

  43. 后仿真 — Post Simulation 浙大微电子

  44. 提取版图中的寄生参数并将其代入电路中进行仿真。这就是我们所说的后仿真。提取版图中的寄生参数并将其代入电路中进行仿真。这就是我们所说的后仿真。 浙大微电子

  45. 打开版图 浙大微电子

  46. 启动Calibre并设置1/2 浙大微电子

  47. /home/pdk/smic40llrf_1125_2tm_cds_1P8M_2012_10_30_v1.4/Calibre/LVS/SmicSP1RR1R_cal40_LLRF_sali_plmtx_11182533_V1.4_1R_XRC.lvs/home/pdk/smic40llrf_1125_2tm_cds_1P8M_2012_10_30_v1.4/Calibre/LVS/SmicSP1RR1R_cal40_LLRF_sali_plmtx_11182533_V1.4_1R_XRC.lvs 浙大微电子

  48. 浙大微电子

  49. netlist选择生成格式为spectre，name从layout来 浙大微电子

  50. RUN PEX 浙大微电子

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