1 / 15

Перепроектирование ПЛИС на основе трансформации моделей

Перепроектирование ПЛИС на основе трансформации моделей. Д.И. Черемисинов Объединенный институт проблем информатики НАН Беларуси , Минск cher@newman.bas-net.by. Перепроектирование в цикле проектирования заказной СБИС. Возможна итерация. Проектирование и верификация. Готовая СБИС.

lobo
Download Presentation

Перепроектирование ПЛИС на основе трансформации моделей

An Image/Link below is provided (as is) to download presentation Download Policy: Content on the Website is provided to you AS IS for your information and personal use and may not be sold / licensed / shared on other websites without getting consent from its author. Content is provided to you AS IS for your information and personal use only. Download presentation by click this link. While downloading, if for some reason you are not able to download a presentation, the publisher may have deleted the file from their server. During download, if you can't get a presentation, the file might be deleted by the publisher.

E N D

Presentation Transcript

  1. Перепроектирование ПЛИС на основе трансформации моделей Д.И. Черемисинов Объединенный институт проблем информатики НАН Беларуси, Минск cher@newman.bas-net.by

  2. Перепроектирование в цикле проектирования заказной СБИС Возможна итерация Проектирование и верификация Готовая СБИС Кремневый прототип Интеграция в устройство Выпуск ПЛИС 2 года Перепро-ектирование FPGA FPGA Декомпиляция ПЛИС Уменьшаются невосполнимые затраты (NRE) FPGA 9 месяцев Спецификация "Замораживание проектирования" - это пункт планирования процессе проектирования, после которого изменения в проекте приведут к задержке вхождения в производственную фазу.

  3. Синтез VHDL Декомпиляция FPGA Другое структурноеописание ЗаказнаяСБИС Декомпиляция FPGA Файл программированияпроизводственный секрет Xilinx NCD Файл XDL Текстовый формат – официального описания нет Структурноеописание

  4. Проектирование заказной СБИСперепроектированием FPGA Xilinx tools XDL + Simprim Simulation Netgen VHDL XDL Synthesis XDLUnpac VHDL

  5. Проектирование, управляемое моделями Знания Модель Aна языке LA Модель Bна языке LB Документ XA Документ XB ТрансформерСистема переписывания графов OMG

  6. Декомпиляция программирования FPGA Результат декомпиляции на языке VHDL Исходное описание в формате XDL Система переписывания графов

  7. Подстановка графов в процессе перепроектирования Исходное описание в формате XDL Анализ XDL Структура в памяти Распаковка Примитивы изXDLRC EDIF Оценивание VHDL

  8. Модель описанияSpartan 3на XDL Правило переписывания графов User-design netlist FPGA fabric netlist

  9. Подстановка p: L→R состоит из шаблонного графа L(левой части правила), замещающего графа R(правой части правила) и частичного графового гомоморфизма→ между L и R. Подстановка графов Правило применения подстановки - семантика Левая часть Правая часть

  10. Семантика приклеивания Приклеиваемые вершины закрашены

  11. Распаковка XDL Подстановка Результат

  12. Построение правила переписывания по FPGA fabric netlist

  13. Результат распаковки Распаковка макроячейки – формирование правой части правила Подстановка LUT Фрагмент исходного файла XDL inst "circ3/Q" "SLICEL",placed R1C19 SLICE_X37Y95 , cfg " BXINV::BX BYINV::#OFF CEINV::#OFF CLKINV::CLK COUTUSED::#OFF CY0F::#OFF CY0G::#OFF CYINIT::#OFF CYSELF::#OFF CYSELG::#OFF DXMUX::1 DYMUX::#OFF F:circ0/circ1/d31:#LUT:D=(A1*(A4*(~A3+~A2))) F5USED::#OFF FFX:circ3/Q:#FF FFX_INIT_ATTR::INIT0 FFX_SR_ATTR::SRLOW FFY::#OFF FFY_INIT_ATTR::#OFF FFY_SR_ATTR::#OFF FXMUX::F5 FXUSED::#OFF G:circ0/circ1/d32:#LUT:D=((~A3*(A4*A1))+(A3*((~A2*(A4*A1))+(A2*(A4+A1))))) GYMUX::#OFF REVUSED::#OFF SRINV::#OFF SYNC_ATTR::ASYNC XBUSED::#OFF XUSED::#OFF YBUSED::#OFF YUSED::#OFF F5MUX:circ0/circ1/d3_f5: " ; ФункцияLUT

  14. Структура алгоритма XDLUnpac VHDL

More Related