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單元 四 鎖相迴路 (Phase Look Loop, PLL). 曾志成 國立宜蘭大學 電機工程學系 tsengcc@niu.edu.tw http://wcnlab.niu.edu.tw. 註:本教材主要是修改自「通訊系統實驗」作者 趙亮琳與范俊杰 教授所提供之教學資源. 教學目標. 了解鎖相迴路 (Phase Lock Loop, PLL) 的 原理 與 特性。. 教學大綱. 了解 自由振盪頻率、捕獲範圍及鎖住範圍之定義。 了解鎖相迴路電路的原理。 熟悉鎖相迴路電路的分析。. 原理說明 (1/23).
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單元四 鎖相迴路(Phase Look Loop, PLL) 曾志成 國立宜蘭大學 電機工程學系 tsengcc@niu.edu.tw http://wcnlab.niu.edu.tw 註:本教材主要是修改自「通訊系統實驗」作者趙亮琳與范俊杰教授所提供之教學資源
教學目標 • 了解鎖相迴路(Phase Lock Loop, PLL)的原理與特性。 Chih-Cheng Tseng
教學大綱 • 了解自由振盪頻率、捕獲範圍及鎖住範圍之定義。 • 了解鎖相迴路電路的原理。 • 熟悉鎖相迴路電路的分析。 Chih-Cheng Tseng
原理說明 (1/23) • 鎖相迴路在通訊工程領域中扮演極重要的角色,其應用相當廣泛,諸如調變、解調、倍頻、頻率合成、載波同步、位元同步等等均會用到PLL的觀念及技術。 • 鎖相迴路之系統如圖 4-1所示,它是由相位偵測器,低通濾波器(LPF)及壓控振盪器(VCO)三者所構成之迴路。經由相位偵測器及 LPF可將輸入信號Vi和VCO輸出信號Vo之相位差轉成電壓,再以該電壓控制VCO之輸出頻率。 Chih-Cheng Tseng
原理說明 (2/23) • 當輸入信號之頻率fi與VCO之輸出頻率fo尚未相等時,兩者之相位差將不停地改變,使得VCO之輸入電壓Ve亦隨之持續地改變,這將迫使VCO之輸出頻率fo不斷地改變,直到fo= fi時,由於兩者之頻率相等,所以其相位差維持固定,Ve也隨著固定,所以VCO之輸出頻率fo就能維持等於輸入頻率fi ,這種情形稱為PLL鎖住了輸入頻率。 圖 4-1鎖相迴路系統圖 Chih-Cheng Tseng
原理說明 (3/23) • 為了更確實地瞭解PLL的運作原理並解釋其各種現象,通常需藉助數學式來說明。 • 在圖 4-2中,乘法器被使用做為相位偵測器,其特性如下式,式中之KX代表其係數,VD則為其輸出之直流偏壓。 (4-1) Chih-Cheng Tseng
原理說明 (4/23) • 假設輸入信號Vi及VCO輸出信號Vo分別如下, 圖 4-2 鎖相迴路結構 (4-2) (4-3) Chih-Cheng Tseng
原理說明 (5/23) 則乘法器之輸出信號VX如下式中fd=(fi-fo),d=(i-o)分別為Vi與Vo兩者頻率之差和相角之差; fs=(fi+fo),s=(i+o)分別為Vi與Vo兩者頻率之和及相角之和。 (4-4) Chih-Cheng Tseng
原理說明 (6/23) • 經過LPF之後,電壓Ve如下式中之K0,Kd,Ks分別代表 LPF 在頻率為 0,fd,fs時之增益,而θd與θs則分別是 LPF 在頻率為fd與fs時的相角。 (4-5) Chih-Cheng Tseng
原理說明 (7/23) 圖 4-3VCO之特性 Chih-Cheng Tseng
原理說明 (8/23) • 假設VCO之特性如圖 4-3,則 • 若|fi-fo|在LPF之passband內,而|fi+fo|在passband外[見圖 4-4(a)],則 ,由(4-5)式可得Ve如下式中 為頻率fd項之振幅;VE=KoVd為Ve之直流項。即 VCO 之輸入電壓Ve將在(VE-|Ad|) 和(VE+|Ad|)之間持續地變化,再由圖 4-3 可知,VCO 之輸出頻率fo將在fLL和fLH之間持續地變化。 (4-6) Chih-Cheng Tseng
原理說明 (9/23) 圖 4-4LPF之增益圖 Chih-Cheng Tseng
原理說明 (10/23) • 根據fi大小可分下列兩種情況: • 若輸入之頻率fi在VCO之振盪範圍fLL~fLH內,則當VCO 之輸出頻率fo變化至等於fi時,兩者之差fd=(fi-fo)=0,此時由式(4-6)式可得VCO之輸入電壓Ve如下,這個固定的電壓當然固定了VCO之輸出頻率 fo,亦即fo將保持等於fi,我們稱 PLL鎖住了輸入頻率。 • 若fi不在VCO之振盪範圍fLL~fLH之內,則fo將無法等於fi,所以VCO之輸出頻率將持續在fLL~fLH範圍內改變,這是PLL未鎖住的現象之一。 (4-7) Chih-Cheng Tseng
原理說明 (11/23) • 若|fi-fo|在LPF之passband之外[見圖4-4(b)],則由(4-5)式可得Ve=VE,再由圖4-3可知,VCO之輸出頻率fo將固定為fo=fc而不能鎖住輸入頻率,這是PLL未能鎖住的另一現象,此時之 VCO 頻率fo=fc稱為PLL之自由振盪頻率(free-running frequency)。 圖 4-4LPF之增益圖 Chih-Cheng Tseng
原理說明 (12/23) • 整理:PLL之狀態可由兩種因素決定,一為輸入頻率fi與VCO頻率fo之差|fd|是否在LPF之passband之內,另一為fi是否在VCO頻率範圍fLL~fLH之內,茲整理如下: • |fi-fo|<fBW,(fBW為LPF之passband寬度)且fLL<fi<fLH,即差頻fd在LPF之passband內,而且fi在VCO的範圍內,則鎖住fo=fi。 • |fi-fo|<fBW且fi不在fLL~fLH範圍內,即fd在LPF之passband內但fi不在 VCO 的範圍內,則鎖不住,fo持續改變。 Chih-Cheng Tseng
原理說明 (13/23) • |fi-fo|>fBW且fLL<fi<fLH,即fi在VCO的範圍內,但fd在LPF之passband外,則鎖不住,fo=fc。 • |fi-fo|>fBW且fi不在fLL~fLH範圍內,即fi不在VCO範圍內,而且fd亦不在 LPF 之passband內,則鎖不住,fo=fc。 Chih-Cheng Tseng
原理說明 (14/23) • 接著我們將沿用前段的推導來說明PLL鎖住後,輸入頻率fi又改變時的狀況。已知鎖住時fo=fi, • 若fi只在VCO的頻率範圍fLL~fLH之內變化,而且變化緩慢,則在很短時間內| fi - fo|將不致很大,故| fi - fo|會在LPF之passband之內,這狀況就是前面(4)之(a)的狀況,故知 fo仍能鎖住fi,亦即fo會如影隨形地跟著fi變化。 • 若fi變化太快,致使fo無法很快跟上,則| fi - fo|會出現較大之值,若| fi - fo|大到超出LPF之passband,則就如同前面(4)之(c)和(d)的狀況,PLL將無法鎖住fi。 • 若fi已超出VCO之頻率範圍,則如同前面(4)之(b),PLL也將無法鎖住fi。 Chih-Cheng Tseng
原理說明 (15/23) • 捕獲範圍(capture range) • 當PLL尚未鎖住時,若輸入頻率fi進入某範圍內PLL就能將之鎖住,此頻率範圍稱為“捕獲範圍”。 • 由前面(4)的整理中之(a)、(c)可知,當fi一進入fLL~fLH之範圍時,有兩種可能狀況會發生: • 若fBW很大,使得|fi-fo|<fBW,則由(4)之(a)可知PLL馬上鎖住,那麼捕獲範圍即是fLL~fLH。 • 若fBW不是很大,則由(4)之(c)可知PLL不能馬上鎖住,則fo=fC,故|fi-fo|=|fi-fC|,必須|fi-fC|<fBW才能鎖住,所以捕獲範圍為(fC-fBW)~(fC+fBW)。 Chih-Cheng Tseng
圖 4-5 捕獲範圍與LPF頻寬fBW之關係 原理說明 (16/23) Chih-Cheng Tseng
原理說明 (17/23) • 鎖住範圍(lock-in range) • 當PLL鎖住時,只要輸入頻率fi維持在某個範圍之內,VCO之頻率fo將能隨時保持與 fi相同,但若fi超出該範圍則PLL將無法保持鎖住fi,這段PLL能保持鎖住的頻率範圍稱為鎖住範圍。 • 由前面4.的討論中可知,若fi變化很慢,則鎖住範圍就是VCO的頻率範圍 fLL~fLH。但若fi變化太快而使得|fi-fo|值超過LPF之頻寬fBW時,即使在fLL~fLH之範圍內也會失鎖,所以LPF之頻寬越小就越容易失鎖。 Chih-Cheng Tseng
原理說明 (18/23) • 捕獲範圍和鎖住範圍的測量 • 由上述的說明中可知,若輸入頻率變化不快,則如圖 4-6所示,( 捕獲範圍 )≤( 鎖住範圍 ),兩者可如下測得: 圖 4-6 捕獲範圍與鎖住範圍的關係 Chih-Cheng Tseng
原理說明 (19/23) • 先將輸入頻率fi調小,使PLL無法鎖住。 • 慢慢調大fi直到PLL鎖住fi即停,此時之頻率剛進入捕獲範圍,約可看成捕獲範圍的下限fCL。 • 繼續緩慢地調大fi直到PLL無法鎖住fi即停,此時之頻率fi剛超出鎖住範圍,約可看成鎖住範圍的上限fLH 。 • 慢慢調降fi直到又鎖住了即停,此時之頻率剛進入捕獲範圍,約可看成捕獲範圍的上限fCH。 • 繼續緩慢地調降fi直到又鎖不住了即停,此時之fi剛低於鎖住範圍,約可看成鎖住範圍的下限。 Chih-Cheng Tseng
原理說明 (20/23) • 最後,有關鎖住時頻率和相位差d的關係說明如下: • 當鎖住頻率等於自由振盪頻率fC時(即fo=fi =fC),由圖 4-3可知VCO的輸入電壓Ve=VE,再由 (4-7) 式可得上式中,由於鎖住時fd=(fi-fo)=0,而且一般LPF在頻率fd=0時的相角θd通常為0o(因為一般PLL所用的LPF只是一個RC串聯的一階LPF),所以 因此, Chih-Cheng Tseng
原理說明 (21/23) • 當鎖住的頻率大於fC時,即(fo=fi )>fC,由圖4-3可知Ve>VE,再由(4-7)式可得所以Adcosd>0。若Ad<0則cosd<0 ,故得90o< d <180o,而且若鎖住頻率越大,則Ve越大,Adcosd越大, cosd負越大,d越大。 Chih-Cheng Tseng
原理說明 (22/23) • 當鎖住頻率小於fC時 ,即(fo=fi )<fC,由圖 4-3 可知Ve<VE ,再由(4-7)式可得所以Adcosd>0 。若Ad<0則cosd>0 ,故得0o< d <90o ,而且若鎖住頻率越小,則d越小。 • 整理:若Ad<0則鎖住頻率與相位差d關係如圖 4-7所示,相位差d將隨著鎖住頻率之增減而增減。 Chih-Cheng Tseng
原理說明 (23/23) 【註】Ad=K0KXAiAo/2(見(4-6)式),其正、負由乘法器係數KX和LPF之增益K0決定,為配合後面的實驗電路,在此假設 Ad<0。 圖 4-7 若Ad<0則鎖住頻率與相位差d關係 Chih-Cheng Tseng
電路說明 (1/8) • 本實驗使用的鎖相迴路IC是CD4046,它是顆數位型的PLL IC • 由圖 4-8可看出它包含了PLL所需的VCO及相位偵測器(兩個),只需外接 LPF及用以決定VCO振盪頻率範圍的電阻及電容即可完成整個電路。 圖 4-8 鎖相迴路電路圖 Chih-Cheng Tseng
電路說明 (2/8) • 雖然CD4046是以數位方式運作的 PLL(其VCO輸出為方波,相位比較器是數位式的),並不完全符合原理說明中所說的特性,不過大致上仍適用於前述的原理,茲解釋如下: • VCO輸出為頻率fo、duty cycle = 50% 之方波,若用傅立葉級數展開可看出它含有頻率為fo之弦波及其它諧波(頻率為3fo,5fo,…之弦波)。 Chih-Cheng Tseng
電路說明 (3/8) • 互斥或閘相當於一個乘法器 • 圖 4-9(a)為互斥或閘及其真值表,將它轉成電壓值則為圖 4-9(b),它和圖 4-9(c)有完全相同的功能。 • 圖 4-9(c)就是前述原理中的乘法器,只不過它必須先將輸入電壓VA及VB的直流偏壓去除而已。所以圖 4-9(a)的互斥或閘相當於一個(4-1)式之乘法器,其VD=VDD/2,KX=-2/VDD。( 註:VDD為 CD4046之電源電壓 ) Chih-Cheng Tseng
電路說明 (4/8) 課本有誤 VD=VDD/2 圖 4-9 互斥或閘和乘法器的關係 Chih-Cheng Tseng
電路說明 (5/8) • 方波所含之諧波對PLL之影響 • 假設輸入為頻率fi之方波 (任意duty cycle),它含有頻率fi,2fi,3 fi,…之弦波成分,則和含有頻率fo,3fo,5fo,…,弦波成分之VCO輸出相乘後,會產生下列頻率之弦波: • 其中所有頻率相加之項可由LPF濾除,而相減之項卻可能造成PLL發生誤鎖之情形。 Chih-Cheng Tseng
電路說明 (6/8) • 舉例而言 • 若fi=51kHz,自由振盪頻率fC=100kHz,LPF 之頻率fBW=10kHz • 則 |fi-fo|=|fi-fC|=49kHz無法通過LPF • 但是|2fi-fo|=2kHz可通過LPF,造成VCO之頻率fo將由fC自動調整到fo=2fi =102 kHz,也就是鎖住的是輸入頻率的兩倍。 • 所以設計PLL時,應儘量使自由振盪頻率fC接近輸入頻率。 Chih-Cheng Tseng
電路說明 (7/8) • 圖 4-8 電路之重要特性如下: • PLL in為信號輸入端,類比或數位信號均可。 • VCO out為VCO輸出端,其輸出為 0 V、VDD[12V]之方波,且duty cycle ≈ 50% 。 • PC in為回授之相位偵測器輸入端,使用時切記將VCO out回授至PC in才可構成鎖相迴路。 • 自由振盪頻率fC約介於400 kHz~1.8 MHz之間,可由R1調整之。R1越大則 fC越小,但需注意改變R1同也會改變鎖住範圍,如下一點所述。 Chih-Cheng Tseng
電路說明 (8/8) • 鎖住範圍之下限頻率fLL由R2及C1決定, R2、 C1越大則fLL越小。 • 鎖住範圍之上限頻率fLH可由R1調整之,R1越大則fLH越小。 • 捕獲範圍由構成 LPF之R及C決定,RC越小則捕獲範圍越大。 • 鎖住頻率(fo=fi)等於自由振盪頻率fC時,相位差約為90o。鎖住頻率越大則相位差越大,反之,鎖住頻率越小,則相位差越小。 Chih-Cheng Tseng
特性簡介 • PLL in為信號輸入端,P.C. in為相位比較器的一個輸入端;Demod. out為FM解調輸出端;VCO out為壓控振盪器之輸出端,其輸出波形為 duty cycle ≈ 50%之方波。 • 只要將VCO out接至P.C. in,本電路即形成一個鎖相迴路,其特性如下: • 自由振盪頻率(free-running frequency)可由R1調整之,也可由改變C1而改變之, R1C1越大則頻率越小。 • 鎖住範圍(lock-in range)可經由改變R2而改變之, R2越大範圍越大 • 捕獲範圍(capture range)可由LPF之RC改變之,RC越小範圍越大。 • 在鎖住的狀況下,Demod. out可做FM解調之輸出端。 Chih-Cheng Tseng
電路分析 (1/10) • CD4046之主要結構如圖 4-10,它包含了鎖相迴路所需的相位比較器及VCO,另外在輸入輸出端還分別附有輸入緩衝器及源極隨耦器,至於LPF 則必須外接。 圖 4-10CD4046 之方塊結構 Chih-Cheng Tseng
電路分析 (2/10) • 各方塊之功能分述如下: • VCO:CD4046之VCO重要特性如下: • 輸入阻抗很大。 • 輸出波形為duty cycle ≈ 50%的方波。 • 輸出頻率f與輸入電壓v的關係如圖 4-11所示,當v=VDD/2,f等於中心頻率fC,而且電壓越大頻率越高。 • 輸出頻率介於fMIN~ fMAX之間,fMIN由外接之R2C1決定,R2C1越大則fMIN越小,fMAX/fMIN則由R2/R1決定, R2/R1越大則fMAX/fMIN越大( 亦即範圍越大 )。 Chih-Cheng Tseng
電路分析 (3/10) 圖 4-11CD4046之VCO特性圖 Chih-Cheng Tseng
電路分析 (4/10) • 相位比較器I:基本上它是個互斥或閘,其輸出方波之電壓平均值V與兩輸入之相位差θ的關係如圖 4-12所示,以下將分三種狀況詳述之。 • θ=90o時,狀況如圖 4-13(a),相位比較器輸出之方波的 duty cycle = 50% 故其電壓平均值V=VDD/2 。 • θ<90o時,狀況如圖 4-13(b),相位比較器輸出之方波的 duty cycle < 50%,故其電壓平均值 V<VDD/2 。 • θ>90o時,狀況如圖 4-13(c),duty cycle >5 0%,故V>VDD/2 。 Chih-Cheng Tseng
電路分析 (5/10) 圖 4-12 相位比較器I之特性 Chih-Cheng Tseng
電路分析 (6/10) 圖 4-13 相位比較器I之波形分析 Chih-Cheng Tseng
電路分析 (7/10) • 相位比較器II:它是由輸入之正邊緣控制之電路,當鎖住時,兩輸入正邊緣的相位差保持在0o。 • 源極隨耦器:做為輸出緩衝器使用,由於它具有高輸入阻抗,連同VCO的高輸入阻抗,讓使用者在設計LPF時可以不必考慮負載效應的問題。 • LPF:這部份必須由使用者自行外接,通常使用一個一階RC低通濾波器即可。 Chih-Cheng Tseng
電路分析 (8/10) • 若將VCO out接至P.C. in,則整個電路即形成一個鎖相迴路,其特性說明如下: • 自由振盪頻率(free-running frequency):當沒有輸入信 號時(即輸入電壓沒有High、Low的變化時 )由於 VCO所輸出的方波之duty cycle = 50%,它和輸入信號(固定為High或Low)經相位比較器I之後,仍為 duty cycle = 50%之方波,所以LPF所濾出的直流電壓=VDD/2(參考圖 4-14)。再由圖 4-11得知,V=VDD/2時f=fc,所以當沒有輸入信號時,其自由振盪頻率即是VCO的中心頻率fc( 註 )。 【註】當使用相位比較器 II 時,自由振盪頻率為 VCO 之,而它是由R2C1所決定。 Chih-Cheng Tseng
電路分析 (9/10) 圖 4-14分析CD4046之自由振盪頻率 Chih-Cheng Tseng
電路分析 (10/10) • 鎖住範圍(locking range):通常鎖相迴路的鎖住範圍即是VCO之頻率範圍fMIN ~ fMAX,由2.之(1)之(d)的介紹中可知 fMIN由R2C1決定,而fMAX/fMIN則由R2/R1決定。 • 捕獲範圍(capture range):可由LPF之RC改變之,RC越小則範圍越大。 • 在鎖住的狀態下,PLL in可做FM解調之輸入端,而Demod. out則做為FM解調之輸出端。 • 由於鎖住時VCO之頻率能追隨輸入頻率的變化,這意味著VCO的輸入電壓會隨著輸入頻率而變化,又因為Demod. out之電壓約等於VCO的輸入電壓(因為source follower的輸出 輸入),所以Demod.out之電壓會隨著輸入頻率而變化,很適合做為FM之解調電路。 Chih-Cheng Tseng
單元回顧 • 鎖相迴路系統圖 • 了解鎖相迴路(Phase Lock Loop, PLL)的原理與特性。 • 了解自由振盪頻率、捕獲範圍及鎖住範圍之定義。 • 了解鎖相迴路電路的原理。 • 熟悉鎖相迴路電路的分析。 Chih-Cheng Tseng