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第 7 章 半导体存储器和可编程逻辑器件

第 7 章 半导体存储器和可编程逻辑器件. 第 7 章 半导体存储器和可编程逻辑器件. 7.1 只读存储器（ ROM ）. 7.2 随机存取存储器（ RAM ）. *7.3 复杂可编程逻辑器件（ CPLD ）. 7.4 现场可编程逻辑器件（ FPGA ）. 7.5 可编程逻辑器器件. 教学基本要求：. 掌握半导体存储器字、位、存储容量、地址、等基本概念。 正确理解 RAM 、 ROM 的工作原理 了解半导体存储器的存储单元的组成及工作原理。 掌握 RAM 、 ROM 的典型应用。 正确理解 PLD 的结构及工作原理。.

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第 7 章 半导体存储器和可编程逻辑器件

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  1. 第7章 半导体存储器和可编程逻辑器件

  2. 第7章 半导体存储器和可编程逻辑器件 7.1 只读存储器（ROM） 7.2 随机存取存储器（RAM） *7.3 复杂可编程逻辑器件（CPLD） 7.4 现场可编程逻辑器件（FPGA） 7.5 可编程逻辑器器件

  3. 教学基本要求： • 掌握半导体存储器字、位、存储容量、地址、等基本概念。 • 正确理解RAM、ROM的工作原理 • 了解半导体存储器的存储单元的组成及工作原理。 • 掌握RAM、ROM的典型应用。 • 正确理解PLD的结构及工作原理。

  4. 7.1　只读存储器（ROM） 只读存储器，工作时其存储的内容固定不变。且只能读出，不能随时写入。工作时，将一个给定的地址码加到ROM的地址输入端，便可在它的输出端得到一个事先存入的确定数据。

  5. ROM的分类 二极管ROM 按存贮矩阵中器件类型 三极管ROM MOS管ROM 厂家装入数据，永不改变 固定ROM-- 用户装入，只可装一次，永不改变 PROM-- 按写入方式 用户装入，紫外线擦除 EPROM-- 用户装入，电可擦除 E2PROM-- 高集成度，大容量，低成本,使用方便。 Flash Memary--

  6. 一、固定ROM 地址译码器 存储矩阵 地址输入 三态缓冲器 数据输出 固定ROM主要由地址译码器、存储单元矩阵和输出缓冲器三部分组成。 字线 容量=字线×位线 位线

  7. 1、 二极管ROM—以4×4为例 存储 单元 译码与 矩阵 任何时刻只有一根字线为高电平。 字线 存储或 矩阵 位线 输出缓 冲器

  8. 2、 三极管ROM和NMOS管ROM

  9. 字线 位线 熔断丝 二、可编程ROM（PROM） 有一种可编程序的 ROM ，在出厂时全部存储 “1”，用户可根据需要将某些单元改写为 “0”,但是，只能改写一次，称为 PROM。 若将熔丝烧断，该单元则变成“0”。显然，一旦烧断后不能再恢复。

  10. 三、可擦除可编程ROM（EPROM） SIMOS管利用浮栅是否累积有负电荷来存储二值数据。 当浮栅上没有电荷时，给控制栅加上控制电压，MOS管导通. 写入数据前，浮栅不带电荷，要想使其带负电荷，需在漏、栅级上加足够高的电压25V即可。 若想擦除，可用紫外线或X射线，距管子2厘米处照射15-20分钟。 当浮栅上带有负电荷时，则衬底表面感应的是正电荷，这使得MOS管的开启电压变高，如果给控制栅加上同样的控制电压，MOS管仍处于截止状态。 存储单元采用N沟道叠栅管(SIMOS)。其结构如下：

  11. 四、隧道MOS管 E2PROM 与EPROM的区别是： 浮栅延长区与漏区N+之间的交叠处有一个厚度约为80A (埃)的薄绝缘层。 可用电擦除信息，以字为单位，速度高，可重复擦写1万次。

  12. 五、快闪存储器 Flash Memory 与EPROM的区别是: 1.闪速存储器存储单元MOS管的源极N+区大于漏极N+区，而SIMOS管的源极N+区和漏极N+区是对称的； 2. 浮栅到P型衬底间的氧化绝缘层比SIMOS管的更薄。

  13. 六、 ROM的简单应用 （1） 用于存储固定的数据、表格 （2） 码制变换 （3） 用户程序的存贮 （4） 构成组合逻辑电路

  14. 例1 用ROM实现十进制译码显示电路。

  15. m0 m1 m2 … … m9

  16. 2/4线译码器 A1 A0 例2 用ROM实现逻辑函数。 m0m1m2m3 D0 D1 D2 D3

  17. 二进制加法计数器 m0m1m2m3m4m5m6m7 Q0 Q1 Q2 CP ROM F 例3 电路如图，试画出F波形

  18. o 计数器 4 3 CP D/A ROM 计数脉冲 送示波器 A0 D0 A2 D3 D1 D2 A1 D/A 0 0 0 0 0 0 0 0 1 2 0 0 0 0 1 0 0 1 0 4 0 0 1 0 0 1 0 1 0 8 0 1 1 12 0 1 0 1 0 0 1 9 0 0 1 1 1 0 1 1 1 6 0 0 0 1 1 1 1 1 0 3 1 0 （3） ROM 在波形发生器中的应用

  19. o A0 D0 A2 D3 D1 D2 A1 D/A 0 0 0 0 0 0 0 0 2 0 1 0 0 0 1 0 0 1 0 4 0 0 1 0 0 1 0 1 0 8 0 1 1 12 0 1 0 1 0 0 1 9 0 0 1 1 1 0 1 1 1 0 6 0 1 0 t 1 1 1 1 0 3 0 1 0

  20. 7.2　随机存取存储器（RAM） 7.2.0 概述 7.2.1 RAM的结构与工作原理  RAM的基本结构  RAM存储单元（SRAM、DRAM） 7.2.2 RAM存储容量的扩展 字长（位数）的扩展 字数的扩展 *7.2.3 RAM举例

  21. 7.2.0　概 述 半导体存储器是用来存储大量二值数据的器件。 存储器分类： SRAM RAM(Random-Access Memory) DRAM 固定ROM ROM (Read-Only Memory) OTPROM 可编程ROM UVPROM E2PROM

  22. RAM是随机存取存储器，在任意时刻，对任意单元可进行存/取（即：读/写）操作。 RAM特点: 灵活－程序、数据可随时更改； 易失－断电或电源电压波动, 会使内容丢失。 ROM是只读存储器，在正常工作状态只能读出信息，不能随时写入 。 ROM特点： 非易失性－信息一旦写入，即使断电，信息也不会丢失，具有非“易失”性特点。常用于存放固定信息（如程序、常数等）。 编程较麻烦－需用专用编程器。

  23. 7.2.1RAM的结构与工作原理 地址译码器 存储矩阵 地址输入 控制信号输入( CS 、R/W) 读/写控制电路 图 7.2.3 数据输入/输出 1. RAM的基本结构 读/写控制电路完成对选中的存储单元进行读出或写入数据的操作。把信息存入存储器的过程称为“写入”操作。反之，从存储器中取出信息的过程称为“读出”操作。 存储矩阵用于存放二进制数，一个单元放一位，排列成矩阵形式。 地址译码器的作用是对外部输入的地址码进行译码，以便唯一地选择存储矩阵中的一个存储单元。

  24. （1）地址译码器 单译码 ---n位地址构成 2n条地址线。若n=10，则有1024条地址线 译码方式 双译码 --- 将地址分成两部分，分别由行译码器和列译码器共同译码 其输出为存储矩阵的行列选择线，由它们共同确定欲选择 的地址单元。 例如：容量为256×1 的存储器 若给出地址A7-A0=001 00001，将选中哪个存储单元读/写？ 32根行地址选择线 8根列地址选择线 32 ×8 =256个存储单元

  25. 图 7.2.5 若容量为256×4 的存储器，有256个字，8根地址线A7-A0，但其数据线有4根，每字4位。 8根列地址选择线 32根行地址选择线 1024个存储单元 若给出地址A7-A0 = 000 11111，哪个单元的内容可读/写？

  26. （2）存储矩阵 控制该单元与位线的通断 控制位线与数据线的通断 • 静态RAM存储单元（SRAM）--以六管静态存储单元为例 来自行地址译码器的输出 T1-T6构成一个存储单元。T3、T4为负载，T1、T2为基本RS触发器。 • Xi =0，T5、T6截止，触发器与位线隔离。 基本RS触发器

  27. 静态RAM存储单元（SRAM）--以六管静态存储单元为例静态RAM存储单元（SRAM）--以六管静态存储单元为例 来自行地址译码器的输出 • Xi =1，T5、T6导通，触发器与位线接通。 • Yj =1，T7、T8均导通，触发器的输出与数据线接通，该单元数据可传送。 来自列地址译码器的输出

  28. *动态RAM存储单元（DRAM）--以三管和单管动态存储单元为例 *动态RAM存储单元（DRAM）--以三管和单管动态存储单元为例 三管动态RAM存储单元电路如图: 存储单元 由于漏电流的存在，电容上存储的数据（电荷）不能长久保存，因此必须定期给电容补充电荷，以避免存储数据的丢失，这种操作称为再生或刷新。 下面分三个过程讨论： 写入刷新控制电路 • 写入数据 • 读出数据 存储数据的电容 • 刷新数据 写入数据的控制门 读出数据的控制门

  29. 写入数据： R/W=0, G1导通，G2截止 当Xi ＝Yj ＝1时， 输入数据DI经G3反相，被存入电容C中。 T1、 T3、 T4、 T5均导通，此时可以对存储单元进行存取操作。 若DI＝0，电容充电； 若DI＝1，电容放电。 & & 当Xi ＝Yj ＝0时，写入的数据由C保存。

  30. 读出数据： R/W=1, G1截止， G2导通， 若C上充有电荷，T2导通，读位线输出数据0；反之， T2截止，输出数据1。 当Xi ＝Yj ＝1时， T1、 T3、 T4、 T5均导通，此时可以对存储单元进行存取操作。 读位线信号分两路，一路经T5由DO输出 ； & & 另一路经G2、G3、T1对存储单元刷新。

  31. 刷新数据： R/W=1, 若读位线为低电平，经过G3反相后为高电平，对电容C充电； 若读位线为高电平，经过G3反相后为低电平，电容C放电； 当 且Xi=1时， & & C上的数据经T2、T3到达“读”位线，然后经写入刷新控制电路对存储单元刷新。 此时,Xi有效，整个一行存储单元被刷新。由于列选择线Yj无效，因此数据不被读出。

  32. 单管动态RAM存储单元电路如图： 当T导通时，电容CS上的信息被传送到位线上，或者位线上的数据写入CS中。 读出时，由于CW的存在，且CW>>CS，使位线上得到的电压远小于CS上原来存储的电压，因此，需经读出放大器对输出信号进行放大；同时，由于CS上的电荷减少，必须每次读出后要及时对读出单元进行刷新

  33. （3）片选信号与读/写控制电路 • 当CS=1时，三态门均为高阻态，I/O口与RAM内部隔离。 • 当CS=0时，选中该单元. • 若R/W=1，三态门1、2关, 3开，数据通过门3传到I/O口，进行读操作； 若R/W=0，门1、2开，门3关，数据将从I/O口通过门1、2，向T7、T8写入，进行写操作。 • 当Xi和Yi中有一消失，该单元与数据线联系被切断，由于互锁作用，信息将被保存。

  34. 7.2.1RAM的结构与工作原理 2. RAM的操作与定时 自 学

  35. 7.2.2RAM存储容量的扩展 A11 R/W ┇ ┇ ┇ A0 CS ··· ··· R/W R/W A0 A11 A11 A0 ··· CS CS ··· 4K×4位（1） 4K×4位（4） I/O0 I/O1 I/O2 I/O3 I/O0 I/O1 I/O2 I/O3 1. 位数（字长）的扩展 位扩展可以用多片芯片并联的方式来实现。即地址线、读/写线、片选信号对应并联，各芯片的I/O口作为整个RAM输入/出数据端的一位。 例1 用4K×4位的RAM扩展为4K×16位的RAM D0 D1 D2 D3 D12 D13 D14 D15

  36. 8K×8 功能框图 2. 字数的扩展 字数的扩展可利用外加译码器控制存储器芯片的片选输入端CS来实现。 假设某芯片的存储容量为： 8K ×8 （即8192字×8位）。 地址线共有： 13 根（ A12~A0 ） 即该芯片 数据线共有： 8根（D7~D0）

  37. 图 8.1.10 (I) (II) (III) (IV) 2. 字数的扩展 例2 将8K×8位的RAM扩展为32K×8位的RAM

  38. 7.2.1

  39. Y0Y1Y2Y3 A9 A8 2/4 CS CS … 256×4 256×4 CS CS I/O I/O A0-A7 256×4 256×4 4 4 8 8 I/O I/O 4 4 3. 字数、位数同时扩展 例3 用256×4的RAM扩展为1K×8位的RAM 高四位 低四位

  40. 7.2.3RAM MCM6264 该芯片是摩托罗拉公司生产的静态RAM，28脚双列直插封装。

  41. 地址译码器 4096个存储单元排列成64×64列的矩阵 参考资料： 输入/输出控制电路 1024  4位RAM（2114）的结构框图

  42. VCC A6 18 1 A7 A5 17 2 A4 16 A8 3 A3 A9 4 15 RAM 2114 A0 5 14 D0 管脚图 A1 6 D1 13 A2 D2 7 12 R / W D3 11 8 CS 10 9 GND RAM2114共有10根地址线，4根数据线。 故其容量为：1024字×4位（又称为1K ×4）

  43. 7.3　复杂的可编程逻辑器件(CPLD) 7.3.1 CPLD的结构 7.3.2 CPLD的编程

  44. 7.3 复杂的可编程逻辑器件(CPLD) • 与PAL、GAL相比，CPLD的集成度更高，有更多的输入端、乘积项和更多的宏单元； • CPLD器件内部含有多个逻辑单元块，每个逻辑单元块都相当于一个GAL器件; • 每个块之间可以使用可编程内部连线(或者称为可编程的开关矩阵)实现相互连接。

  45. 7.3.1CPLD的结构

  46. Macro cell 内部 的可 乘积项 乘积项 编程 PI I/O 单元 宏单元 连线 阵列 分配 区 逻辑块 7.3.1CPLD的结构

  47. 7.3.1CPLD的结构 ispLSI1016的结构框图

  48. 相同的乘积项可以被多个输出宏单元使用---乘积项共享相同的乘积项可以被多个输出宏单元使用---乘积项共享 7.3.1CPLD的结构 1、通用逻辑块（GLB）的结构 线或 18个输入，可产生20个乘积项

  49. 7.3.1CPLD的结构 通用逻辑块（GLB）的配置举例 异或 高速旁路 单乘积项旁路 第12或第19乘积项提供 共享 同步时钟 异步时钟，GLB第12乘积项提供

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