ＶＨＤＬ設計演習 Ⅰ 入 門 編 広島県立西部工業技術センター

1. ＶＨＤＬ設計演習Ⅰ　　入　門　編 広島県立西部工業技術センター

2. １．作業ディレクトリの作成 　まず、エクスプローラを起動し、 　ルートディレクトリの下にｓｅｍｉｎａｒというディレクトリを、 　その下にＶＨＤＬというディレクトリを作成して下さい。 （DOS/Vの場合） Ｃ：￥ｓｅｍｉｎａｒ￥ＶＨＤＬ （９８の場合） Ａ：￥ｓｅｍｉｎａｒ￥ＶＨＤＬ 以下、ＶＨＤＬ演習で作成するファイルはＶＨＤＬの下に作ります。 それ以外の、ディレクトリには何も作らないで下さい。

3. Ａ Ｂ Ｆ Ｃ Ｄ ２．ＶＨＤＬの基本ブロック 例題１　ａｏｉゲート　　aoi.vhd library ieee; use ieee.std_logic_1164.all; entity aoi is port(a,b,c,d:in std_logic; f :out std_logic); end aoi; architecture aoi_body of aoi is begin f<=not((a and b)or(c and d)); end aoi_body;

4. （１）VHDLの基本ブロックはエンティティとアーキテクチャ。 （２）エンティティは ブロックの名前（これをエンティティ名と呼ぶ。） 入出力ピン名とその方向，ビット幅など 　　ブロックを外部から見た場合の仕様を記述する部分。 （３）アーキテクチャはブロックの内部表現， 　　論理回路としての構造を記述する部分。 （４）上の例ではａｏｉがエンティティ名、ａｏｉ_ｂｏｄｙがアーキテクチャ名。 （５）libraryは使用するライブラリ名を， useはライブラリ中の使用するパッケージ名を宣言する。 　　両方とも決まり文句と思ってよい。 （６）入出力ピン宣言はエンティティのport部分で行い， 入　力 = in std_logic 　　　出　力 = out std_logic 双方向 = inout std_logic （７）簡単な機能は，信号代入文<=で記述する。 （８）VHDLのビット演算子は論理演算子と共用で and or not xor　　が使える。 （９）わかりやすい様に( )を使ってよい。 参照：長谷川テキストｐ１７～２３

5. クイックロジック社ＱｕｉｃｋＷｏｒｋｓ 配置配線ツールＳｐＤＥ 兼　統合化環境 回路図入力 ＳＹＮＡＲＩＯ 論理合成 Ｓｙｎｐｌｉｆｙ Ｖｅｒｉｌｏｇシミュレータ ＳＩＬＯＳⅢ Ｖｅｒｉｌｏｇ学習 ＶＨＤＬ学習 ＨＤＬエディタ ターボライタ

6. ３．ＳｐＤＥの起動 　スタート　－　プログラム　－　ＱｕｉｃｋＬｏｇｉｃ　ー　ＳｐＤＥで ＳｐＤＥを起動します。

7. ４．ＨＤＬエディタの起動 ＳｐＤＥのツールバーから、ＨＤＬエディタのアイコン　　　を 押して、ＨＤＬエディタを起動し、クリエイトアイコン　　　を押す。

8. ５．ＶＨＤＬコードの入力、保存 　例題１のＶＨＤＬコードを入力し、ＦｉｌｅーＳａｖｅＡｓメニューから ￥ｓｅｍｉｎａｒ￥ＶＨＤＬの下に、ファイル名ａｏｉ．ｖｈｄで保存する。 　拡張子が定まると、entity、architectureなどのＶＨＤＬキーワード が紺色でハイライトされます。紺色は見にくいのでＨＤＬエディタの 　　Ｗｉｎｄｏｗ－ＣｏｌｏｒｓーＫｅｙｗｏｒｄ で、青色に変更して下さい。 Ｆｉｌｅ－ＥｘｉｔでＨＤＬエディタを終了し、ＳｐＤＥに戻ります。 ６．論理合成Ｓｙｎｐｌｉｆｙの起動 　ＳｐｄｅのＦｉｌｅ－Ｉｍｐｏｒｔ－VHDLメニューから ￥ｓｅｍｉｎａｒ￥ＶＨＤＬ￥ａｏｉ．ｖｈｄを指定し、論理合成ツールを 起動します。

9. ７．ターゲットデバイスの指定と論理合成 　ＲＵＮボタンのすぐ上のＣｈａｎｇｅボタンを押して、 Ｐａｒｔをｐ８ｘ１２ｂ、Ｐａｃｋａｇｅをｐｌ４４に変更し、ＯＫを押します。 次に、ＲＵＮボタンを押して、論理合成をかけます。

10. ８．エラーの修正 　ソースファイルにエラーがあると、下の画面で停止します。 ＶｉｅｗＬｏｇボタンでエラー内容を確認した後、Ｅｄｉｔボタンを 押して、ＨＤＬエディタを再度起動し、エラー箇所を修正します。

11. ９．論理合成プロジェクトの保存 　エラーがなければＤｏｎｅが表示されて、下の画面で停止します。 「はい」を選んで論理合成プロジェクトを保存し、ＳｐＤＥに戻ります。

12. １０．配置配線の実行 　ＳｐＤＥのツールバーからＲｕｎＴｏｏｌｓアイコン　　　を押して、 配置配線を実行します。途中、ＲＵＮと「いいえ」を選択します。

13. １１．配置配線結果の確認 　ＳｐＤＥツールバーからＦｕｌｌＦｉｔアイコン　　　を選択し、 チップ全体を表示させます。

14. 　次に、Ｖｉｅｗ－ＮｏｒｍａｌＦｉｔメニューを選択し、Ｚカーソルを　次に、Ｖｉｅｗ－ＮｏｒｍａｌＦｉｔメニューを選択し、Ｚカーソルを 回路のある部分でクリックして、回路部分を拡大表示します。 　さらに拡大したければＺｏｏｍＩｎアイコン　　　を使います。

15. 　回路部分のみを拡大すると、下図のようになります。　回路部分のみを拡大すると、下図のようになります。 台形印のセレクタはｒ＝ｓ・ｐ＋ｓ・ｑを表しますので、全体として ａ・ｂ＝１またはｃ・ｄ＝１の時　ｆ＝０ それ以外の時　　　　　　　　　ｆ＝１ となり、最初のVHDLコードを満す回路が生成されていること が分かります。 ｓ ｆ ｐ ｂ ｒ ａ ｑ 入力ｓ　　出力ｒ 　０　　　　　ｐ 　１　　　　　ｑ ※論理合成結果を確認したら、 Ｆｉｌｅ－Ｓａｖｅメニューで結果を 保存します。 ｄ ｃ

16. １２．ここで、この後のシミュレーションのために、シミュレータ・１２．ここで、この後のシミュレーションのために、シミュレータ・ タイプを変更しておきます。 　ＳｐＤＥツールバーからＴｏｏｌＯｐｔｉｏｎｓボタン　　　を押して、 ＢａｃｋＡｎｎｏｔａｔｉｏｎタブのＳｉｍｕｌａｔｏｒを Ｖｉｔａｌ３．０　Ｃｏｍｐｌｉａｎｔ に変更してから、ＳａｖｅＳｅｔｔｉｎｇしてから、ＯＫを押します、

17. ＡＢ Ａ Ｏ Ｂ Ｆ Ｃ Ｄ ＣＤ １３．基本ブロック（続き） 　ＨＤＬエディタを起動し、ａｏｉ．ｖｈｄを次のように修正します。 library ieee; use ieee.std_logic_1164.all; entity aoi is port(a,b,c,d:in std_logic; f :out std_logic); end aoi; architecture aoi_body of aoi is signal ab,cd,o:std_logic; begin -- f<=not((a and b)or(c and d)); ab<=a and b; cd<=c and d; o <=ab or cd; f <= not o; end aoi_body;

18. （１）やや複雑な機能は、signal宣言したローカル信号を使う（１）やや複雑な機能は、signal宣言したローカル信号を使う 　　ことができる。上の例ではab,cd,oがローカル信号。 　　ローカル信号はアーキテクチャ内部でのみ有効。 （２）VHDLには暗黙宣言はない。 （３）--は１行のみのコメント行。 　　ＶＨＤＬには、Ｖｅｒｉｌｏｇの／＊　　　　＊／の様に 　　複数行を一度にコメントアウトする方法はない。 修正が終わったらソースコードを保存し、論理合成をかけて 配置配線を実行して下さい。結果は同じになります。

19. 問題１ 　インバータＬＳ０４．ｖｈｄを設計し、結果を確認しなさい。 問題２ 　ＮＡＮＤゲートＬＳ００．ｖｈｄを設計し、結果を確認しなさい。 問題３ 　ＮＯＲゲートＬＳ０２．ｖｈｄを設計し、結果を確認しなさい。

20. ＳＥＬ ｇ２ Ａ ｇ３ Ｏ ｇ１ ＡＯＩ Ｆ SELB Ｂ １４．階層設計 例題２　マルチプレクサ　 mux2.vhd library ieee; use ieee.std_logic_1164.all; -- inverter --- entity inv is port(a:in std_logic; f:out std_logic); end inv; architecture inv_body of inv is begin f<=not a; end inv_body; --------------------------------------- library ieee; use ieee.std_logic_1164.all; -- multiplexer -- entity mux2 is port(sel,a,b:in std_logic; f :out std_logic); end mux2; architecture mux2_body of mux2 is component inv port(a:in std_logic; f:out std_logic); end component; component aoi port(a,b,c,d:in std_logic; f :out std_logic); end component; signal selb,o:std_logic; begin g1:inv port map(sel,selb); g2:aoi port map(sel,a,selb,b,o); g3:inv port map(o,f); end mux2_body;

21. （１）もっと複雑な回路記述には、階層設計を使う。 （２）階層設計は複数のエンティティ，アーキテクチャ宣言と 　コンポーネント宣言およびコンポーネントインスタンスを使う。 （３）複数のエンティティ，アーキテクチャ宣言は invの様に同一ファイル内に書いても良いし， aoiの様に別ファイルに書いても良い。 　　ただし、libraryとuseはエンティティ毎に必要。 （４）コンポーネントインスタンスは，サブルーチンコールの様なもので， g1，g2，g3の様に インスタンス名:コンポーネント名 port map(ポートリスト); 　　の形式で行う。verilogとは順序が逆なのに注意。 参照：長谷川テキストｐ２４～２６

22. （５）コンポーネントインスタンスのポートリストは、（５）コンポーネントインスタンスのポートリストは、 　　呼び出す側と呼び出される側のポートを接続するもので， 　　上の例の様に並びによる接続が一般的。 　　次の例の様に名前による接続も使える。 g3:inv port map(a=>o,f=>f); 　　出力信号を接続しない場合は、予約語openを使う。 （６）コンポーネント・インスタンスをするためには， 　　アーキテクチャ内で予めコンポーネント宣言して 　　おかなければならない。 component コンポーネント名 port(ポートリスト); end component; 　　の形式で行う。エンティティ宣言からisを取ったのと同じ形式。 　　Ｃ言語のプロトタイプ宣言に似た概念。 　　　コンポーネント宣言時の信号名は、エンティティ宣言時と 　　同じであること。

23. （７）メインブロックｍｕｘ２のサブブロックａｏｉは、別ファイルに入って（７）メインブロックｍｕｘ２のサブブロックａｏｉは、別ファイルに入って 　　いるので、下図のようにＳｙｎｐｌｉｆｙで２つのファイルを指定して 　　論理合成します。ファイルを追加するにはＡｄｄボタンを使います。 　　この時、メインのｍｕｘ２が一番下に来るように指定します。

24. 例題２を入力し、論理合成、配置配線を実行します。例題２を入力し、論理合成、配置配線を実行します。 結果は、論理圧縮の効果で例題１より簡単になり、 下図のようになります。 ｓｅｌ＝１なら　ｆ＝ａ ｓｅｌ＝０なら　ｆ＝ｂ となっています。 ｂ ａ ｓｅｌ ｆ

25. １５．条件付き信号代入文 例題３　セレクタ　ｍｕｘ２１．ｖｈｄ library ieee; use ieee.std_logic_1164.all; -- multiplexer -- entity mux21 is port(sel,a,b:in std_logic; f :out std_logic); end mux21; architecture v1 of mux21 is begin f <= a when (sel='1') else b; end v1; ｍｕｘ２１ ｓｅｌ ａ ｆ ｂ ※後のシミュレーションの為に ファイル名、エンティティ名とも 必ず、ｍｕｘ２１にして下さい。 　ファイル名とエンティティ名が 一致しないと、遅延シミュレー ション時にエラーが出ます。

26. （１）前の例(mux2)では，階層設計を説明するため，複雑な（１）前の例(mux2)では，階層設計を説明するため，複雑な 　　書き方をしたが，セレクタ自体はもっと簡単に記述できる。 （２）信号代入文<=には，Ｃ言語の条件演算子に似た 　　条件付信号代入文があり， 左辺<=(右辺１) when (条件式) else (右辺２); 　　が使える。 （３）上の例では，sel=1ならf=a，sel=0ならf=bになる。 （４）条件式に使う関係演算子は =　等しい > 　大　　　　>=　以上 /=　等しくない < 　小　　　　<=　以下 　　が使え，それらの論理演算 AND　論理積 OR 論理和　　　NOT 論理否定 　　も使える。 （５）１ビット幅の定数は '1' '0'　と書く。

27. ｍｕｘ２１ ｓｅｌ ａ ｆ ｂ １６．ｐｒｏｃｅｓｓ文とｉｆ文 例題３　セレクタ　ｍｕｘ２１．ｖｈｄ library ieee; use ieee.std_logic_1164.all; -- multiplexer -- entity mux21 is port(sel,a,b:in std_logic; f :out std_logic); end mux21; architecture v2 of mux21 is begin process(sel,a,b) begin if(sel='1') then f<=a; else f<=b; end if; end process; end v2;

28. （１）条件演算子よりもわかりやすいif文もあるが，（１）条件演算子よりもわかりやすいif文もあるが， 　　アーキテクチャ内にダイレクトに書くことはできない。 　　上の例の様にprocessブロックの中で記述する。 　　（verilogのalwaysブロックに相当） （２）process文は process(信号名) begin : end process; 　　の形で記述し，( )内の信号名が変化したときのみ評価される。 　　つまり( )内にはprocessブロックとしての入力信号を記述する。 　　これをセンシティビティ・リストという。 　　複数の入力信号が有る場合は，カンマで区切って記述する。 （３）processブロックで組合せ回路を生成する場合，入力信号を 全てセンシティビティ・リストに記述しなければならない。 　　（順序回路の場合はそうとは限らない。）

29. （４）processブロック内では，if文，case文が使え if(条件式） then 式１; else 式２; end if; 　　と書く。（then と end if がある点が，verilogと違う）。 　　多重ifは， if(条件式１） then 式１; elsif(条件式２） then 式２; else 式３; end if; 　　と書く。elseif でない点に、特に注意。 （５）if文で全ての条件が列挙されていれば組合せ回路， 　　そうでなければ順序回路が生成されるのはverilogと同じ。 例題３を入力し、論理合成、配置配線を実行します。 結果は例題２と同じになります。

30. 　ＶＨＤＬ設計演習Ⅱ　シミュレーション編 広島県立西部工業技術センター

31. １．テスト・ベンチの準備 　例題３の設計ｍｕｘ２１．ｖｈｄを、ＶＨＤＬシミュレータを用いて検証します。 　設計検証用テストパターンを発生させるＶＨＤＬコードのことを テスト・ベンチと呼びます。拡張子は通常　．ｔｂ　を使います。 　ＨＤＬエディタでｍｕｘ２１．ｖｈｄを開いた状態で、 ＨＤＬー　ＧｅｎｅｒａｔｅＴｅｓｔＢｅｎｃｈ を実行すると、テストベンチの雛形ｍｕｘ２１．ｔｂが生成されます。 ※遅いマシンでは数分かかることもあります。 library ieee; use ieee.std_logic_1164.all; ①ENTITY TestBench IS END TestBench; ②ARCHITECTURE HTWTestBench OF TestBench IS ③COMPONENT mux21 PORT (sel,a,b:in std_logic; f :out std_logic); END COMPONENT; ④SIGNAL selSignal,aSignal,bSignal: std_logic; ④SIGNAL fSignal : std_logic; BEGIN ⑤U1 : mux21 PORT MAP (sel => selSignal, a => aSignal, b => bSignal, f => fSignal); ⑥ ②END HTWTestBench;

32. ①テストベンチのエンティティには、ポートリストが有りません。①テストベンチのエンティティには、ポートリストが有りません。 　エンティティ名は何でもかまいませんが、ここではTestBenchです。 ②アーキテクチャ名は何でもかまいませんが、 　　ここではHTWTestBenchです。 ③シミュレーション対象であるmux21をコンポーネント宣言します。 ④入力信号、出力信号ともに、シグナル宣言します。信号名は 　　元の信号名にSignalをつけたものが自動生成されています。 ⑤シミュレーション対象ｍｕｘ２１をコンポーネント・インスタンスとして、 　呼び出します。信号の接続には、名前による接続が行われていま 　すが、並びによる接続でも構いません。 ⑥この位置に、実際のテストパターン用コードを追加します。

33. 　それでは、⑥の位置に下記を追加して、 テストベンチを完成させてから、ｍｕｘ２１．ｔｂとして保存して下さい。 process begin selSignal <='0'; aSignal <='0'; bSignal <='0'; wait for 100ns; selSignal <='0'; aSignal <='0'; bSignal <='1'; wait for 100ns; selSignal <='0'; aSignal <='1'; bSignal <='0'; wait for 100ns; selSignal <='0'; aSignal <='1'; bSignal <='1'; wait for 100ns; selSignal <='1'; aSignal <='0'; bSignal <='0'; wait for 100ns; selSignal <='1'; aSignal <='0'; bSignal <='1'; wait for 100ns; selSignal <='1'; aSignal <='1'; bSignal <='0'; wait for 100ns; selSignal <='1'; aSignal <='1'; bSignal <='1'; wait for 100ns; wait; end process; 　この例で分かるように、テストベンチでの信号値の代入には ｐｒｏｃｅｓｓ文とｗａｉｔ文を使用します。 　意味としては、ｓｅｌ，ａ，ｂの初期値として全て０を代入した後、 １００ｎｓ毎に異なる値を代入しています。最後のｗａｉｔが無いと、 ８００ｎｓ毎に同じ信号入力が繰り返されてしまいます。

34. ２．機能シミュレーション（Ｐｒｅ－Ｌａｙｏｕｔ）２．機能シミュレーション（Ｐｒｅ－Ｌａｙｏｕｔ） （１）ＱｕｉｃｋＷｏｒｋｓにはＶＨＤＬシミュレータは付属していないので、 Ａｃｃｏｌａｄｅ社のＰｅａｋＶＨＤＬを使います。 　スタート 　ー　プログラム　ー　Ａｃｃｏｌａｄｅ　ＰｅａｋＶＨＤＬ ー　ＰｅａｋＶＨＤＬ　Ｖｅｒｓｉｏｎ４　 でＰｅａｋＶＨＤＬを立ち上げます。

35. （２）ＰｅａｋＶＨＤＬは拡張子が＊．ｖｈ＊のファイルしか入力できない（２）ＰｅａｋＶＨＤＬは拡張子が＊．ｖｈ＊のファイルしか入力できない 　　ので、エクスプローラでテストベンチｍｕｘ２１．ｔｂのファイル名を 　ｍｕｘ２１．ｔｂ．ｖｈｄに変更して下さい。　　　　　　（重要！！） （３）ＰｅａｋＶＨＤＬのＮｅｗＰｒｏｊｅｃｔアイコン　　　を押して、新しいプロ 　　ジェクトをオープンし、Ｆｉｌｅ－ＳａｖｅＰｒｏｊｅｃｔＡｓでこのプロジェクト 　　に名前を付けます。ここでは￥ｓｅｍｉｎａｒ￥ＶＨＤＬ￥ｍｕｘ２１．ａｃｃ 　　として保存します。

36. （４）ＡｄｄＭｏｄｕｌｅアイコン　　　を押して、ｍｕｘ２１．ｖｈｄと（４）ＡｄｄＭｏｄｕｌｅアイコン　　　を押して、ｍｕｘ２１．ｖｈｄと ｍｕｘ２１．ｔｂ．ｖｈｄを選択します。

37. （５）Ｒｅｂｕｉｌｄアイコン　　　を押して、階層構造の再構築をし、（５）Ｒｅｂｕｉｌｄアイコン　　　を押して、階層構造の再構築をし、 モジュールの前に＋マークが付くことを確認します。

38. （６）オプションボタン　　　を押して、Ｏｐｔｉｏｎｓウインドウを（６）オプションボタン　　　を押して、Ｏｐｔｉｏｎｓウインドウを 表示させます。 　①Ｃｏｍｐｉｌｅタブの　compile only if out of date　をチェック無 　②Ｌｉｎｋタブ　　　の　link only if out of date　をチェック無 　③Ｓｉｍｕｌａｔｅタブの　Run to time 　を１０００ Time unit　を　ｎｓ 　④Ｓｙｓｔｅｍタブの　 Save options as default　をチェック有 に設定してから、ＯＫを押して下さい。 ③以外は１回だけ行えば、結構です。 ③はこれから行うシミュレーション時間を１０００ｎｓに設定する ものですので、別の設計をシミュレーションするなど、シミュレ ーションすべき時間が変わった場合は、適宜、変更します。 ※シミュレーション時間は波形表示ウインドウ（１０）で 　マウス右ボタンのｏｐｔｉｏｎｓからも変更できます。

39. ① ② ③ ④

40. （７）ｍｕｘ２１．ｔｂ．ｖｈｄをクリックして、ハイライトした状態で（７）ｍｕｘ２１．ｔｂ．ｖｈｄをクリックして、ハイライトした状態で シミュレーションボタン　　　　を押します。エラーがあると トランスクリプト・ウインドウにエラーメッセージが表示されます。 エラーがなければ、（９）に進みます。

41. （８）ｍｕｘ２１．ｖｈｄは論理合成のチェックを通っているので、（８）ｍｕｘ２１．ｖｈｄは論理合成のチェックを通っているので、 エラーがあるとすれば、ｍｕｘ２１．ｔｂ．ｖｈｄの方です。 　エラーメッセージを確認後、ｍｕｘ２１．ｔｂ．ｖｈｄをダブルクリック すると、エディタが立ち上がるので、エラー箇所を修正します。 　修正が終わったら、Ｆｉｌｅ－ＳａｖｅＭｏｄｕｌｅで保存し、 ｍｕｘ２１．ｔｂ．ｖｈｄウインドウのアイコン化ボタン　　　でアイコン化 します。 　シミュレーションボタン　　　　を押して、エラーがなければ、 （９）に進みます。 　エラーが有れば、エラーメッセージ確認後、アイコン化していた ｍｕｘ２１．ｔｂ．ｖｈｄを通常の大きさに戻し、修正を繰り返します。

42. （９）エラーがなければ、下の画面で停止するので、（９）エラーがなければ、下の画面で停止するので、 ＡｄｄＰｒｉｍａｒｉｅｓボタンとＣｌｏｓｅボタンを、この順番に押します。

43. （１０）下の画面で停止するので、ＧＯボタン　　　を押します。（１０）下の画面で停止するので、ＧＯボタン　　　を押します。 　　波形の一部が表示されるので、ＰｅａｋＳｉｍウインドウの 　　ツールバーからＶｉｅｗ－ＺｏｏｍＡｌｌを選び、波形全体を 　　表示させます。

44. （１１）ｓｅｌ＝０の時　ｆ＝ｂ、　ｓｅｌ＝１の時　ｆ＝ａ　を確認します。（１１）ｓｅｌ＝０の時　ｆ＝ｂ、　ｓｅｌ＝１の時　ｆ＝ａ　を確認します。 ＺｏｏｍＩＮボタン　　　を押して拡大しても、入力信号 ａ，ｂ、ｓｅｌと 出力信号ｆには時間差がありません。 これは、現在表示している結果が遅延時間情報の入っていない 機能シミュレーション（Ｐｒｅ Ｌａｙｏｕｔ）である為です。 結果を確認したら、ＰｅａｋＳｉｍウインドウを閉じた後、 ＳａｖｅＰｒｏｊｅｃｔアイコン　　　を押して、プロジェクトを保存します。

45. ３．遅延シミュレーション（Ｐｏｓｔ－Ｌａｙｏｕｔ）３．遅延シミュレーション（Ｐｏｓｔ－Ｌａｙｏｕｔ） 　ＰｅａｋＶＨＤＬで遅延シミュレーションを行うには、デバイスメーカ 各社が供給するＶＩＴＡＬライブラリを、以下の（１）～（４）の手順で ＰｅａｋＶＨＤＬ用にコンパイルする必要があります。 　ＶＩＴＡＬはVhdl Initiative Toward Asic Libarayの頭文字で、ＶＨＤＬ で遅延シミュレーションをするための手法の総称です。 （１）～（４）は１度だけ実行すれば、以後は必要ありません。 （１）まず、エクスプローラを起動して、 　　￥ＡＣＣ－ＥＤＡ￥ＬＩＢ４ の下に　ＱＬＯＧＩＣ　というディレクトリを作成します。 　次に、クイックロジック社の供給するＶＩＴＡＬライブラリ 　　￥ＰＡＳＩＣ￥ＳＰＤＥ￥ＤＡＴＡ￥ＱＬＶＴＬ９５．ＶＨＤ を、今作成したディレクトリ 　　￥ＡＣＣ－ＥＤＡ￥ＬＩＢ４￥ＱＬＯＧＩＣ にコピーします。　

46. （２）ＰｅａｋＶＨＤＬのツールバーから、ＮｅｗＰｒｏｊｅｃｔ　　　を押して、（２）ＰｅａｋＶＨＤＬのツールバーから、ＮｅｗＰｒｏｊｅｃｔ　　　を押して、 新しいプロジェクトをオープンし、Ｆｉｌｅ－ＳａｖｅＡｓで 　￥ＡＣＣ－ＥＤＡ￥ＬＩＢ４￥ＱＬＯＧＩＣ￥ＱＬＯＧＩＣ．ａｃｃ として名前を付けて、保存します。

47. （３）ＡｄｄＭｏｄｕｌｅアイコン　　　でＱＬＶＴＬ９５．ＶＨＤを追加し、（３）ＡｄｄＭｏｄｕｌｅアイコン　　　でＱＬＶＴＬ９５．ＶＨＤを追加し、 Ｒｅｂｕｉｌｄアイコン　　　でモジュールの前に＋マークが付くことを、 確認します。

48. （３）ＱＬＶＴＬ９５．ＶＨＤをクリックしてハイライトした状態で、（３）ＱＬＶＴＬ９５．ＶＨＤをクリックしてハイライトした状態で、 Ｏｐｔｉｏｎアイコン　　　を押して、Ｃｏｍｐｉｌｅタブの Ｃｏｍｐｉｌｅ　ｉｎｔｏ　Ｌｉｂｒａｒｙに　ＱＬＰＲＩＭＳ　　を設定します。

49. （４）ＱＬＶＴＬ９５．ＶＨＤをクリックしてハイライトした状態で、（４）ＱＬＶＴＬ９５．ＶＨＤをクリックしてハイライトした状態で、 コンパイル　　　を押します。　エラーが無いことを確認後、 ＳａｖｅＰｒｏｊｅｃｔアイコン　　　を押して、このプロジェクトを 保存します。これでライブラリＱＬＰＲＩＭＳができました。

50. （５）ここからｍｕｘ２１．ｖｈｄの遅延シミュレーションを始めます。（５）ここからｍｕｘ２１．ｖｈｄの遅延シミュレーションを始めます。 ＮｅｗＰｒｏｊｅｃｔアイコン　　　を押して、新しいプロジェクトを オープンし、Ｆｉｌｅ－ＳａｖｅＡｓで 　　　￥ｓｅｍｉｎａｒ￥ｖｈｄｌ￥ｍｕｘ２１ｖｔｌ．ａｃｃ と名前を付けて、保存します。