1 / 44

Latch and Flip-Flop: Basic Building Blocks of Memory

Learn about latches and flip-flops, essential memory units in digital circuits. Understand their functionality, design considerations, and differences between Mealy and Moore finite state machines (FSMs).

morganpowell
Download Presentation

Latch and Flip-Flop: Basic Building Blocks of Memory

An Image/Link below is provided (as is) to download presentation Download Policy: Content on the Website is provided to you AS IS for your information and personal use and may not be sold / licensed / shared on other websites without getting consent from its author. Content is provided to you AS IS for your information and personal use only. Download presentation by click this link. While downloading, if for some reason you are not able to download a presentation, the publisher may have deleted the file from their server. During download, if you can't get a presentation, the file might be deleted by the publisher.

E N D

Presentation Transcript

  1. 0 1 1 0 זכרון Q 1 2 Q’

  2. 0 1 1 0 זכרון = 0 = קלט פלט פלט 1 1 קלט 0 Q 1 2 Q’ 0

  3. 1 0 R Q 1 0 Q’ S 1 0 1 0 SR Latch with NAND Set State Reset State Undefined Set Command Reset Command

  4. 1 1 D 0 1 Q 0 1 CP 1 1 Q’ 0 0 C D Next State of Q 0  No change 1 0 Q = 0 (Reset) 1 1 Q = 1 (Set) D (data) Latch D' • Latch D הינו יחידה שאוגרת / "זוכרת" ביט יחיד. • נמנעים ממצב לא מוגדר. • אבן בניין בסיסית של אוגרים (Registers).

  5. Flip - Flops • הזמן שלוקח עד שהמוצא של Latch מתייצב יכול ליצור בעיותכאשר מחברים שתי יחידות זיכרון. • המוצא אינו צריך להיות תלוי בתזמון וצריך להימנע "ממצבים מתהפכים" (JK). • פתרון צריך לדאוג שהמוצא יהיה יציב לפרק זמןמובטח. • Flip-Flop פתרון מבוסס על Latch: • שימוש בשני Latch בצורה שתבטיח שהפלט יהיה מבודד מהכניסות המשתנות: • Master-Slave Flip-Flop

  6. M S Y S Q S Q S Q C C ג ב ר ת ע ב ד Y’ R Q’ R Q’ R Q’ C Master – Slave Flip - Flop • כאשר (master) M פעיל S (slave) אינו פעיל והינו זוכר את היציאות של M מהשלב ש – M היה סביל. C S Y Q אין השפעה!

  7. 1 נשאר 1 M S Y 01 S Q S Q S Q C C ג ב ר ת ע ב ד Y’ R Q’ R Q’ R Q’ C נעשה פעיל 0 10 01 Master – Slave Flip - Flop • כאשר M פעיל S אינו פעיל והינו זוכר את היציאות של M מהשלב ש – M היה סביל. C S Y Q אין השפעה!

  8. S Q S Q ג ב ר ת ע ב ד C C R Q’ R Q’ D Flip Flop כן מספיק !! Input כניסות Combinatorial Circuit מעגל צירופי M S Y S Q Y’ R Q’ C

  9. FSM – III: 0/0 קלט (כמקודם) 00 1/0 0/0 0/0 01 0/0 1/0 10 פלט 1/0 11 1/1 • האוטומט פולט 1 אחרי ש"ראה" לפחות 3 1-ים מאז ה- 0 האחרון. • פלט מצוייר על הקשתות Mealy FSM

  10. FSM – III: 0 00/0 1 0 0 01/0 0 1 11/0 1 10/1 1 =Iקלט (כמקודם) =Oפלט • האוטומט פולט 1 אחרי ש"ראה" לפחות 3 1-ים מאז ה- 0 האחרון. • פלט מצוייר במצבים Moore FSM

  11. טבלת המצבים – Moore III 0 00/0 1 0 01/0 1 0 11/0 1 0 10/1 1 הפלט תלוי ב – A & B

  12. טבלת המצבים - Mealy III הפלט תלוי ב - X

  13. טבלת המצבים – Moore III 0 00/0 1 0 01/0 1 11/0 1 0 10/1 1 0 AB AB I

  14. דוגמא - Moore III O Bt+1= A*I O = A*B I D Q A Q’ D Q B Q’ At+1= A*I + B * I= I(A+B) • כניסה אחת ויציאה אחת • 2FF מסוג Data 4 מצבים.

  15. דוגמא – Mealy III D Q A Q’ X Out D Q B Q’ • כניסה אחת ויציאה אחת • היציאה תלויה ב- QA, QBו- X. • 2FF מסוג Data 4 מצבים.

  16. Moore Vs. Mealy פלט: Moore – פונקציה של המצב לבד Mealy – פונקציה של המצב והקלט אוטומט: Moore – הפלט "רשום" על המצב Mealy – הפלט "רשום" על הקשת (מעבר) שיקולים: Moore – לא תלוי ב"יציבות" הקלט (מספיק שיהיה קבוע Ts + Th) אך ידרשו FFs נוספים אם דרושה תלות היציאה בקלט. Mealy – פשוט לממוש אם יש תלות של היציאה בקלט אך נדרשת יציבות. Moore שקול ל – Mealy (ולהפך)

  17. נוהל עיצוב • הגדר במילים את פעולת המעגל. • בנה את טבלת המצבים (אוטומט) • צמצם / מצא ייצוג קטן של אוטומט המצבים. • קבע משתנים אשר ייצגו את המצבים (בצורה וקטורית). קבע את מספר הדלגלגים והתאם אות לכל דלגלג. • בחר בסוג הדלגלג להשתמש בו. • קבל טבלאות העירור והיציאות של המעגל מטבלת המצבים. • חשב את פונקציות היציאה של המעגל ואת פונקציות הכניסה של FF (בעזרת מפות קרנו או כל שיטה אחרת) • צייר הדיאגרמה הלוגית. *

  18. דוגמת תכנון IRobot "תקין" "תקין" "שמאלה" "ימינה" מערב מרכז "ימינה" מזרח "שמאלה" "תקין" "תקין" "שמאלה" "ימינה" "תקוע" "תקוע"

  19. אוטומט המצבים – תיאור סמלי: מרכז תקין / שמאל תקין / ימין תקין / ימין תקוע / שמאל תקין / שמאל מזרח מערב תקוע / ימין

  20. אוטומט המצבים: תקין : 0תקוע : 1 "ימין" : 0"שמאל" : 1 A B 00 קלט 0/0 1/0 מרכז 1/1 10 01 0/0 1/0 פלט מזרח מערב 0/1 • 3 מצבים • נזדקק ל – 2FF • 2FF יכולים "לזכור" 4 מצבים. • מצב שלא משתמשים בו ("11")

  21. טבלת המצבים + מעברים:

  22. פונקציות יציאה + מצב הבא: מימוש עבורD-FF Bt A(t+1)= B’X’ = (B+X)’ At Xt Bt B(t+1) = A’X At Xt Bt Y(t) = AX’ + BX At Xt

  23. דיאגרמה לוגית: AX’ X D Q B’X’ A C Q’ y D Q A’X B BX C Q’ מימוש עבור DFF (שעון מושמט)

  24. Graphical Specification of FSM • How many state bits will we need?

  25. Finite State Machine for Control 0 0 0 0 0 1 1 0 0 1 1 1 0 0 0 1 0 1 1 0 0 0 1 1 1 0 0 0 1 0 0 0 0 0 0 1 0 1 0 0 0 1 1 1 0 0 1 1 0 1 1 1 0 1 1 1

  26. state Control signals S3 S2 S1 S0 ALUSrcA PCWrite PCWriteCond 0 0 0 0 0 1 0 fetch decode 0 0 0 1 0 0 0 0 0 1 0 1 0 0 AdrCmp load 0 0 1 1 X 0 0 WB 0 0 0 1 0 0 X 0 1 0 1 X 0 0 store 0 1 1 0 ALU 1 0 0 WBR 0 1 1 1 X 0 0 1 0 branch 1 0 0 0 1 1 0 0 1 X 1 0 jump All other combinations X 0 0 The control signals decoder We just implement the table of slide 54: Let’s look at ALUSrcA: it is “0” in states 0 and 1 and it is “1” in states 2, 6 and 8. In all other states we don’t care. let’s look at PCWrite: it is “1” in states 0 and 9. In all other states it must be “0”. And so, we’ll fill the table below and build the decoder.

  27. opcode current state next state IR31 IR30 IR29 IR28 IR27 IR26 S3 S2 S1 S0 S3 S2 S1 S0 Fetch 0 X X X X X X 0 0 0 0 0 0 0 1 Decode 1 0 0 0 0 0 0 0 0 0 1 0 1 1 0 j lw+sw beq 1 X X X X X 0 0 0 1 0 0 1 0 R-type AdrCmp 2 Jump 9 Branch 8 X X 0 X X X 0 0 1 0 0 0 1 1 ALU 6 lw sw 0 0 1 0 0 1 0 1 X X 1 X X X Load 3 Store 5 WB 4 WBR 7 The state machine “next state calc.” logic R-type lw+sw lw sw R-type=000000, lw=100011, sw=101011, beq=000100, bne=000101, lui=001111, j=0000010, jal=000011, addi=001000

  28. Interrupt and exception Type of event From Where ? MIPS terminology Interrupt ExternalI/O device request ------------------------------------------------------------------------------------ Invoke Operation system Internal Exception From user program ------------------------------------------------------------------------------------- Arithmetic Overflow Internal Exception ------------------------------------------------------------------------------------- Using an undefined Instruction Internal Exception -------------------------------------------------------------------------------------- Hardware malfunctions Either Exception or interrupt

  29. Exceptions handling Exception type Exception vector address (in hex) Undefined instruction c0 00 00 00 Arithmetic Overflow c0 00 00 20 We have 2 ways to handle exceptions: Cause register or Vectored interrupts MIPS – Cause register

  30. Handling exceptions

  31. Handling exceptions

  32. JumpInt SavePC 11 10 Fetch 0 IRET 1 Decode 1 j lw+sw beq R-type Jump AdrCmp Branch ALU 9 2 8 6 lw sw Load Store 3 5 WB WBR 4 7 Handling interrupts:

  33. PLA Implementation • If I picked a horizontal or vertical line could you explain it?

  34. m n ROM Implementation • ROM = "Read Only Memory" • values of memory locations are fixed ahead of time • A ROM can be used to implement a truth table • if the address is m-bits, we can address 2m entries in the ROM. • our outputs are the bits of data that the address points to.m is the "heigth", and n is the "width" 0 0 0 0 0 1 1 0 0 1 1 1 0 0 0 1 0 1 1 0 0 0 1 1 1 0 0 0 1 0 0 0 0 0 0 1 0 1 0 0 0 1 1 1 0 0 1 1 0 1 1 1 0 1 1 1

  35. ROM Implementation • How many inputs are there? 6 bits for opcode, 4 bits for state = 10 address lines (i.e., 210 = 1024 different addresses) • How many outputs are there? 16 datapath-control outputs, 4 state bits = 20 outputs • ROM is 210 x 20 = 20K bits (and a rather unusual size) • Rather wasteful, since for lots of the entries, the outputs are the same— i.e., opcode is often ignored

  36. ROM vs PLA • Break up the table into two parts — 4 state bits tell you the 16 outputs, 24 x 16 bits of ROM — 10 bits tell you the 4 next state bits, 210 x 4 bits of ROM — Total: 4.3K bits of ROM • PLA is much smaller — can share product terms — only need entries that produce an active output — can take into account don't cares • Size is (#inputs ´ #product-terms) + (#outputs ´ #product-terms) For this example = (10x17)+(20x17) = 460 PLA cells • PLA cells usually about the size of a ROM cell (slightly bigger)

  37. Microprogramming • What are the “microinstructions” ?

  38. Microprogramming • A specification methodology • appropriate if hundreds of opcodes, modes, cycles, etc. • signals specified symbolically using microinstructions • Will two implementations of the same architecture have the same microcode? • What would a microassembler do?

  39. Details

  40. Microinstruction format

  41. Maximally vs. Minimally Encoded • No encoding: • 1 bit for each datapath operation • faster, requires more memory (logic) • used for Vax 780 — an astonishing 400K of memory! • Lots of encoding: • send the microinstructions through logic to get control signals • uses less memory, slower • Historical context of CISC: • Too much logic to put on a single chip with everything else • Use a ROM (or even RAM) to hold the microcode • It’s easy to add new instructions

  42. Microcode: Trade-offs • Distinction between specification and implementation is sometimes blurred • Specification Advantages: • Easy to design and write • Design architecture and microcode in parallel • Implementation (off-chip ROM) Advantages • Easy to change since values are in memory • Can emulate other architectures • Can make use of internal registers • Implementation Disadvantages, SLOWER now that: • Control is implemented on same chip as processor • ROM is no longer faster than RAM • No need to go back and make changes

  43. “Macro and micro - instruction” Interpretation User program plus Data this can change! Main Memory ADD SUB AND . . . one of these is mapped into one of these DATA execution unit AND microsequence e.g., Fetch Calc Operand Addr Fetch Operand(s) Calculate Save Answer(s) CPU control memory

  44. The Big Picture

More Related