LES BUS NUMERIQUES Bus parallèles

1. LES BUS NUMERIQUESBus parallèles Le bus PCI Cours_bus_PCI_0_02

2. LE BUS PCISommaire • Première partie: Présentation • Deuxième partie: Les signaux • Troisième partie: Les échanges de données • Quatrième partie: L ’Arbitrage • Cinquième partie: Les transactions particulières • Sixième partie: Les aspects électriques, timings • Septième partie: Bridge PCI / PCI • Huitième partie: L ’espace de configuration • Neuvième partie: Les performances

3. LE BUS PCI1ière partie: PrésentationSommaire - Repère • Première partie:Présentation • Glossaire • Historique • L ’évolution vers le PCI • Le couplage direct • Connexion directe bufferisée • Connexion par bus local indépendant • Le bus ISA • Le bus EISA • Le VL Bus • La création du standard PCI et ses évolutions • Le bus PCI: Concept et intérêts • Aspects techniques • Aspects économiques • Les principales caractéristiques

4. LE BUS PCI1ière partie: PrésentationGlossaire • Agent Élément matériel relié au bus PCI. • Arbitre Élément matériel chargé de gérer les demandes d ’accès au bus des différents initiateurs. Physiquement, l ’arbitre peut être n ’importe où. • Cible Aussi appelé Esclave ou Target Élément matériel uniquement capable de recevoir ou d ’émettre des données sur demande d ’un Initiateur • Contrôleur d ’interruptions Logique chargée de reconnaître des interruptions et de gérer les échanges nécessaires • Idle State État inoccupé du bus PCI • Initiateur Aussi appelé Maître Élément matériel susceptible de prendre le bus pour gérer un échange • IRQ Interrupt request • Turn-around cycle Cycle mort noté  sur les chronogrammes et nécessaire pour permettre d ’éviter des contentions sur certains signaux pouvant être drivés par plusieurs agents PCI

5. Avantages: Facilité de mise en œuvre Faible coût Inconvénients Structure dépendante du processeur Peu de périphériques rapides Augmentation du taux d ’occupation du bus processeur LE BUS PCI1ière partie: PrésentationHistorique: L ’évolution vers le PCI; Le couplage direct

6. Avantages: Facilité de mise en œuvre Faible coût Augmente le nombre de périphériques rapides Inconvénients: Structure dépendante du processeur Nombre de périphériques rapides toujours restreint Augmentation du taux d ’occupation du bus processeur LE BUS PCI1ière partie: PrésentationHistorique: L ’évolution vers le PCI; connexion directe bufferisée

7. Avantages: Indépendance des périphériques par rapport au processeur Augmente le nombre de périphériques Pérennité de l ’architecture matérielle et logicielle Inconvénient: Solution plus coûteuse LE BUS PCI1ière partie: PrésentationHistorique: L ’évolution vers le PCI; connexion par bus local indépendant

8. LE BUS PCI1ière partie: PrésentationHistorique: Le Bus ISA • Défini par IBM • Architecture • Type couplage direct • Asynchrone • Utilisé pour les processeurs 8086 et 80286 • Similitudes entre le 80286 et le bus ISA • ISA TRES proches du bus 80286 • Bus 16 bits • Horloge: 8 MHz • Fonctionnement à 0 wait state • Performances: 2 à 3 Moctets/s • Évolutions indispensables • Augmentation des fréquences de fonctionnement des processeurs • ISA nécessite le rajout de wait states • Largeur de bus sur 16 bits requiert, pour les processeurs 32 bits, 2 transactions pour chaque échange

9. LE BUS PCI1ière partie: PrésentationHistorique: Le Bus EISA • Introduit en 1988 par les industriels du monde PC • Architecture du type couplage direct • Principales améliorations par rapport à ISA • Largeur du bus sur 32 bits • Le contrôleur de bus autorise des transactions avec les périphériques minimisant la charge du processeur • EISA reste compatible du bus ISA • Limitations • La fréquence de fonctionnement est toujours de 8 MHz • Architecture toujours très proche du processeur

10. LE BUS PCI1ière partie: PrésentationHistorique: Le VL bus • Annoncé en Décembre 1991, standard approuvé en Août 1992 • Support: Industriels de la micro-informatique (périphériques vidéo) • 2 implémentations: • VL type A: Connexion directe • VL type B: Connexion directe bufferisée (*): uniquement en lecture par burst. Seulement 66 MO/s en écriture

11. LE BUS PCI1ière partie: PrésentationHistorique: La création du standard PCI et ses évolutions • Intel ne supporte pas le VL-Bus • Intel propose le bus PCI à un groupe d ’industriels concurrents (IBM, Motorola, DEC, Apple…) • Formation de PCI SIG • Les versions: • V1.0 éditée en Juin 1992 • V2.0 éditée en Avril 1993 • Bus 32 bits ou 64 bits • V2.1 éditée début 1995 • Fréquence de fonctionnement jusqu ’à 66 MHz • V2.2 éditée en Décembre 1998 • Pas d ’évolutions majeures • Améliorations: • EMC • Fonctionnement faible tensions d ’alimentation • Éclaircissements de certains timings

12. LE BUS PCI1ière partie: Présentation Concept et intérêts du bus PCI: Les aspects techniques • Élément de base expliquant son succès: L ’indépendance par rapport • au processeur • au bus d ’extension (ISA, EISA, VME, voire Multibus) • Faible consommation (tension d ’alimentation 3,3V) • Standard ouvert aux évolutions • Configurable par logiciel • Arbitrage masqué • Nombre de signaux limité

13. LE BUS PCI1ière partie: Présentation Concept et intérêts du bus PCI: Les aspects économiques • Supporté par toute l ’industrie informatique(résultats de R&D et know-how plus facilement accessibles) • Pérennité à moyen terme assurée • Ouverture vers le monde de l ’électronique embarquée et industrielle(normes PMC, CMC, Compact PCI [PICMG], PXI…) • Moyens de test standards • Marché du composant PCI très actif: • Choix important • Composants physiques et virtuels (IP pour FPGA et ASIC)) • Pérennité des composants physiques très faible • Nombreuses cartes µP, DSP, acquisition… disponibles avec bus PCI

14. LE BUS PCI1ière partie: PrésentationLes principales caractéristiques • 4 types de bridges • Bridge Host to PCI • Bridge PCI to Standard Bus • Bridge PCI to PCI • Contrôleur I/O

15. LE BUS PCI1ière partie: PrésentationLes principales caractéristiques • Hautes performances : • Révision 2.0: 33 MHz • 32 bits: 132 MOctets / s max (typique 90 MOctets / s) • 64 bits: 264 MOctets/s max • Révisions 2.1 et 2.2: 66 MHz • 32 bits: 264 MOctets / s max • 64 bits: 528 MOctets/s max • Définition • Bus parallèle • Adresses / données multiplexé • Bus synchrone • Accès lecture / écriture en burst linéaire de longueur variable • Control des vitesses de transfert par le maître et la target • Supporte les configurations multi-maîtres • Un agent peut être à la fois Initiateur et Cible • Arbitre de bus • Il est relié à tous les signaux d ’arbitrage des Initiateurs

16. LE BUS PCI1ière partie: PrésentationLes principales caractéristiques • Faible nombre de broches : Boîtiers des composants PCI 32 bits faible coût • 47 broches pour une target • 49 broches pour un maître • Configuration par logiciel • Différentes opérations sur le bus: • Arbitrage • Accès en lecture • Accès en écriture • Interruptions

17. LE BUS PCI1ière partie: PrésentationLes principales caractéristiques Arbiter REQ # GNT# Master / Master / Target Master Target Target PCI Bus