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DSP 技术 及应用

DSP 技术 及应用. D igital S ignal P rocessor 数字信号处理器. 第一节 基本性能 第二节 内部总线结构 第三节 存储器结构 第四节 CPU 结构 第五节 在片外围电路. 第六节 串行口 第七节 与外设的接口 第八节 复位与省电 第九节 中断 第十节 自举加载. 第二章 DSP 芯片结构介绍. 第一节 C54x 芯片的基本性能. 为了快速实现数字信号处理运算， DSP 芯片 一般都采用特殊的硬件结构，正是这种针对运算 的特殊的结构和设计，使它区别于通常的 CPU 或

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DSP 技术 及应用

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  1. DSP技术及应用 Digital Signal Processor 数字信号处理器

  2. 第一节 基本性能 第二节 内部总线结构 第三节 存储器结构 第四节 CPU结构 第五节 在片外围电路 第六节 串行口 第七节 与外设的接口 第八节 复位与省电 第九节 中断 第十节 自举加载 第二章 DSP芯片结构介绍

  3. 第一节 C54x芯片的基本性能 为了快速实现数字信号处理运算，DSP芯片 一般都采用特殊的硬件结构，正是这种针对运算 的特殊的结构和设计，使它区别于通常的CPU或 MCU(微控制器)。 TMS320系列DSP芯片的主要硬件特点包括：哈 佛结构、流水线操作、多总线、多处理单元、硬 件配置强、耗电省。

  4. DSP芯片的基本结构和特征 DSP芯片的基本结构 • 哈佛结构 • 流水线操作 • 专用的硬件乘法器 • 特殊的DSP指令 • 快速的指令周期

  5. 冯·诺依曼（Van Neuman）结构 CPU 控制命令 程序存储器 数据存储器 地址线 数据线

  6. 哈佛结构 控制命令 CPU 程序存储器 地址线 程序总线 控制命令 数据存储器 地址线 数据总线

  7. 流水线 • 流水线深度从2~6级不等 • 多个指令重叠进行，理想情况下，K 段流水能在 K+N-1个周期内，处理 N 条指令

  8. 专用的硬件乘法器 • 在通用的微处理器中，乘法指令是由一系列加法来实现的，故需许多个指令周期来完成 • DSP具有专用的硬件乘法器，乘法可在一个指令周期内完成

  9. 1）多总线结构 2）40位算术逻辑单元（ALU） 3）17×17位并行乘法器 4）比较、选择和存储单元（CSSU） 5）指数编码器 6）两个地址发生器

  10. 7）数据总线（具有总线保持特性） 8）总线寻址空间（C549最大可寻址扩展 程序空间为8M×16位） 9）三种存储器空间(程序、数据、IO) 10）单指令循环和块循环 11）区分的存储块移动指令 12）32位长操作数指令 13）可编程等待状态发生器和 可编程的存储单元转换

  11. 14）锁相环（PLL）发生器 15）多通道缓冲串口（McBSP） 16）直接存储器访问（DMA）控制器 17）主机接口（HPI） 18）定时器 19）多种节电模式 20）JTAG接口 21）低电压工作

  12. TMS320C542的结构框图

  13. VC5402采用CMOS制造工艺，共有144个引脚。引脚按功能分为电源引脚、时钟引脚、控制引脚、地址引脚、数据引脚、外部中断引脚、通信端口引脚、通用I/O引脚等部分。

  14. TMS320VC5402引脚分布图

  15. 第二节 内部总线结构 不同总线作用与区别 • 程序总线（PB） • 数据总线（CB、DB和EB） • 地址总线（PAB、CAB、DAB和EAB） • 在片双向总线

  16. 程序总线PB传送取自程序存储器的指令代 码和立即操作数 数据总线CB、DB和EB这3条数据总线将内 部各单元(如CPU、数据地址生成电路、程 序地址产生逻辑、在片外围电路以及数据 存储器)连接在一起，其中CB和DB传送读 自数据存储器的操作数，EB传送写到存储 器的数据。

  17. C54x利用两个辅助寄存器算术运算单元 (ARAU0和ARAU1)，在每个时钟周期内可 以产生两个数据存储器的地址。 同时，PB能够将存放在程序空间(如系数表)中的操作数，传送到乘法器和加法器，以便执行乘法/累加操作。此种功能，连同双操作数的特性，可以支持在一个周期内执行3操作数指令。

  18. 另外，实际上C54x还有一条在片双向总 线，用于寻址在片外围电路。这条总线通 过CPU接口中的总线交换器连到DB和EB。 利用这个总线读/写，需要2个或2个以上的 周期。

  19. 读/写方式 地址总线 程序总线 数据总线 PAB CAB DAB EAB PB CB DB EB 程序读 △ △ 程序写 △ △ 单数据读 △ △ 双数据读 △ △ △ △ 长数据(32位)读 △（hw） △（lw） △(hw) △（lw） 单数据写 △ △ 数据读/数据写 △ △ △ △ 双数据读/系数读 △ △ △ △ △ △ 外设读 △ △ 外设写 △ △

  20. 要点 • 为何要设置多内部总线 • 一个机器周期内可完成的存取操作 • 为何要用两个辅助寄存器算术运算单元 • 一个周期内如何执行3操作数指令

  21. 程序/数据存储器 CPU 第三节 C54x芯片的存储器结构 特点 与 区别 哈佛结构 冯•诺依曼结构

  22. 程序存储器 CPU 数据存储器 对存储器空间分配的不同考虑 特点 与 区别 哈佛结构 改善的哈佛结构

  23. 哈佛结构存储空间分配 DARAM SARAM ROM 空 间 构 架 64K字程序存储空间64K字数据存储空间 64K字的I/O空间 特 点 并行性及RAM双寻址 片内/片外存储器

  24. 程序存储器：执行的指令和指令执行中所 用的系数表。 数据存储器：执行指令所要用的数据。 I/O存储空间与存储器映像外围设备相连 接，也可以作为附加的数据存储空间使用。

  25. 存储器型式 C541 C542 C543 C545 C546 C548 C549 ROM 28K 2K 2K 48K 48K 2K 16K 程序 20K 2K 2K 32K 32K 2K 16K 程序/数据 8K 0 0 16K 16K 0 0 DARAM♀ 5K 10K 10K 6K 6K 8K 8K SARAM♀ 0 0 0 0 0 24K 24K TMS320C54x片内程序和数据存储器

  26. C54x结构上的并行性以及在RAM的双 寻址能力，使它能够在任何一个给定的机 器周期内同时执行4次存储器操作：1次取 指、读2个操作数和写1个操作数。 与片外的存储器相比，片内存储器具 有不需插入等待状态、成本和功耗低等优 点。当然，片外存储器有寻址较大存储空 间的能力，这是片内存储器无法比拟的。

  27. 1．存储器空间的划分与交叉 • DARAM • SARAM • ROM 片内存储器 类型 使能 空间 交叉 的条件 位 OVLY位 DROM位 程序 数据 禁止 片内存储器空间

  28. =0，则片内ROM安排为程序空间 =1，则片内ROM不安排为程序空间。 OVLY＝1，则片内RAM安排为程序和数据空间 OVLY＝0，则片内RAM只安排为数据存储空间 DROM＝1，则部分片内ROM安排为数据空间 DROM＝0，则片内ROM不安排成数据空间

  29. TMS320C549存储器空间分配图

  30. C548和C549采用页扩展方法，使其程序 空间可扩展到8192K字。为此，它们有23 根地址线，增加一个额外的存储器映像寄 存器，即程序计数器扩展寄存器(XPC)， 以及6条寻址扩展程序空间的指令。C548 和C549中的程序空间分成128页，每页 64K字。

  31. C548和C549页扩展方法 • 对程序空间扩展

  32. 器件 ROM =0 DARAM OVLY=1 SARAM OVLY=1 C541 28K 5K - C542 2K 10K - C543 2K 10K - C545 48K 6K - C546 48K 6K - C548 2K 8K 24K C549 16K 8K 24K 2．程序存储器

  33. C54X的外部程序存储器可寻址64K字的存 储空间。它们的片内ROM、DARAM、 SARAM，都可以通过软件映像到程序空间。 如果程序地址生成器(PAGEN)发出的地址处 在片内程序存储器地址范围外，处理器就能 自动地对外部寻址。

  34. 片内ROM中(F800h~FFFFh)这2K字是由TI 公司定义的。其余的片内ROM可以把用户 的程序代码编写进去。 有的C54xDSP片内有一个4K字的掩膜式ROM， 用户可以将应用程序或者自举加载程序安排 在这个存储器空间。

  35. 高端2K字的利用

  36. 当处理器复位时，复位和中断向量都映像到程序空间的FF80h。复位后，这些向量可以被重新映像到程序空间中任何一个128字页的开头。这就很容易将中断向量表从引导ROM中移出来，然后再根据存储器分配图进行安排。 当电源接通后，或者在硬件复位期间，DSP就从程序存储器的FF80h处开始执行程序。 • 通常，在FF80h处安放一条分支转换指令，以便让程序计数器跳转到自举加载程序的起始地址，执行自举加载程序。

  37. 3．数据存储器 RAM（SARAM） RAM（DARAM） 片内ROM(软件映像) 数据存储器类型 片内/片外数据存储器的识别

  38. 器件 程序/数据ROM DROM=1 DARAM SARAM C541 8K 5K - C542 - 10K - C543 - 10K - C545 16K 6K - C546 16K 6K - C548 - 8K 24K C549 16K 8K 24K

  39. 片内ROM分块的目的

  40. 片内ROM分块的目的 将片内ROM再细分为若干块，这样就可以在 片内ROM的一个块内取值的同时，又在别的 块中读取数据。

  41. RAM分块目的

  42. 为了提高处理器的性能，片内RAM也 细分成若干块。分块后，用户可以在同一 个周期内从同一个DARAM取出两个操作 数，并将数据写入到另一个DARAM中。

  43. DARAM前1K数据存储器的配置

  44. 存储器映像CPU寄存器(0000h~001Fh) 外围电路寄存器(0020h~005Fh) 32字暂存器(0060h~007Fh) 896字DARAM(0080h~03FFh) 其中，外围电路寄存器 用于对外围电路的 控制和存放数据，对它们寻址，需要2个机 器周期。

  45. 4．存储器映像寄存器 • 位置 • 作用 • 访问所需周期数

  46. 在数据存储空间的第0页被安排成CPU和片内外 设的存储器映像寄存器。 这样可以简化对它们的访问，并为保存和恢 复用于内容切换的寄存器，以及在累计器和其它 寄存器之间传递信息提供了方便。如：在寻址存 储器映像CPU寄存器时，不需要插入等待周期。 不用专门设计制作寄存器，从而可简化设计，并 增加数据存储器的使用灵活性。

  47. 地址 CPU寄存器名称 地址 CPU寄存器名称 0 IMR（中断屏蔽寄存器） 12 AR2（辅助寄存器2） 1 IFR（中断标志寄存器） 13 AR3（辅助寄存器3） 2~5 保留（用于测试） 14 AR4（辅助寄存器4） 6 ST0（状态寄存器0） 15 AR5（辅助寄存器5） 7 ST1（状态寄存器1） 16 AR6（辅助寄存器6） 8 AL（累加器A低字） 17 AR7（辅助寄存器7） 9 AH（累加器A高字） 18 SP（堆栈指针） A AG（累加器A保护位） 19 BK（循环缓冲长度寄存器） B BL（累加器B低字） 1A BRC（块重复计数器） C BH（累加器B高字） 1B RSA（块重复起始寄存器） D BG（累加器B保护位） 1C REA（块重复结束寄存器） E T（暂存寄存器） 1D PMST（处理器工作方式） F TRN（状态转移寄存器） 1E XPC（程序计数器扩展） 10 AR0（辅助寄存器0） 11 AR1（辅助寄存器1） 1E~1F 保留 存储器映像CPU寄存器的名称及地址

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