1 / 13

Применение IP- блоков в маршруте физ.проектирования

Применение IP- блоков в маршруте физ.проектирования. Версия 1.0. IP- блоки ( Synopsys ). PCI Express SATA USB 2.0. Блок-схема контроллера SATA. IP-phy ( for SATA example ). PAD section. PHY section. IP-phy (netlist). Milkyway Database Preparation (issues to solve).

norman-white
Download Presentation

Применение IP- блоков в маршруте физ.проектирования

An Image/Link below is provided (as is) to download presentation Download Policy: Content on the Website is provided to you AS IS for your information and personal use and may not be sold / licensed / shared on other websites without getting consent from its author. Content is provided to you AS IS for your information and personal use only. Download presentation by click this link. While downloading, if for some reason you are not able to download a presentation, the publisher may have deleted the file from their server. During download, if you can't get a presentation, the file might be deleted by the publisher.

E N D

Presentation Transcript

  1. Применение IP-блоков в маршруте физ.проектирования Версия 1.0

  2. IP-блоки (Synopsys) • PCI Express • SATA • USB 2.0 Блок-схема контроллера SATA

  3. IP-phy (for SATA example) PAD section PHY section

  4. IP-phy (netlist)

  5. Milkyway Database Preparation(issues to solve) • Создание модуля контактных площадок с использованием дополнительной библиотеки периферийных элементов для физ.уровня USB • Коррекция LEF для получения FRAM (начальные смещения для блоков, добавление отсутствующих пинов) • Коррекция использования топ металлов (М8Т1 -> М8Т2) • Коррекция cdl • DRC/LVS проверки в составе тестовых модулей.

  6. IP-core

  7. Core Consultant

  8. IP-core (issues to solve) • Выбор, генерация и подключение внешних памятей для PCIe, коррекция конфигурации и топ уровня, одобренная Synopsys. • Использование библиотеки LVT для PCIe. • Подключение своих скриптов для формирования логических сигналов «0» и «1». • Умощнение выходных элементов. • Коррекция сигналов синхронизации • Коррекция вх/вых задержек после анализа топ уровня

  9. Маршрут физ.проектирования в Astro • Place (размер и форма блока определяется в Jupiter-е на топ уровне) • Post Place • CTS(set_clock_latency 1 $clock_name) • Route • Post Route • StreamOut

  10. IP-core (P&R) • USB 2.0 • SATA • PCIe (include IP-phyand memories)

  11. PCIe top level (P&R)

  12. PCIe (P&R)(issues to solve) • LVT library + DCAP from stdlib • Memory power straps • Memory write clock shift • Manual SDC tuning for each clock • Set_drive 0 <pin_name>

  13. Weaknesses • Clock gating • HVT lib using • Top level routing without timing info • PCI clock pin placement • Clear worst case • Ideal clock tree for PCIe (rc_core) • Top level CTS

More Related