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第四章 集成电路器件工艺

第四章 集成电路器件工艺. 4.1 双极型集成电路的基本制造工艺 4.2 MESFET 和 HEMT 工艺 4.3 MOS 工艺和相关的 VLSI 工艺 4.4 BiCMOS 工艺. 第四章 集成电路器件工艺. 表 4.1. 图 4.1 几种 IC 工艺速度功耗区位图. 4.1 双极型集成电路的基本制造工艺 4.2 MESFET 和 HEMT 工艺 4.3 MOS 工艺和相关的 VLSI 工艺 4.4 BiCMOS 工艺. 4.1.1 双极性硅工艺. 早期 的双极性硅工艺： NPN 三极管.

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第四章 集成电路器件工艺

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  1. 第四章 集成电路器件工艺 4.1 双极型集成电路的基本制造工艺 4.2 MESFET和HEMT工艺 4.3 MOS工艺和相关的VLSI工艺 4.4 BiCMOS工艺

  2. 第四章 集成电路器件工艺 表 4.1

  3. 图4.1 几种IC工艺速度功耗区位图

  4. 4.1 双极型集成电路的基本制造工艺 4.2 MESFET和HEMT工艺 4.3 MOS工艺和相关的VLSI工艺 4.4 BiCMOS工艺

  5. 4.1.1双极性硅工艺 • 早期的双极性硅工艺：NPN三极管 1 2 3 图4.2

  6. 先进的双极性硅工艺：NPN三极管 1.4 2 6 7 5 8 图4.2

  7. 4.1.2 HBT工艺 • GaAs基同质结双极性晶体管并不具有令人满意的性能

  8. AlGaAs /GaAs基异质结双极性晶体管 ○ ○ ○ (a) (b) 图4.3 GaAs HBT的剖面图(a)和能带结构(b)

  9. GaAs 基 HBT • InP 基 HBT • Si/SiGe的HBT

  10. 4.2MESFET和HEMT工艺 • 引言 • GaAs工艺：MESFET 金锗合金 欧姆 欧姆 肖特基 图4.4 GaAs MESFET的基本器件结构

  11. MESFET • 增强型和耗尽型 • 减小栅长 • 提高导电能力

  12. GaAs工艺：HEMT 大量的可高速迁移的电子 图4.5 简单HEMT的层结构 • 栅长的减小

  13. GaAs工艺：HEMT工艺的三明治结构 图4.6 DPD-QW-HEMT的层结构

  14. Main Parameters of the 0.3 mm Gate Length HEMTs HEMT-Type E-HEMT D-HEMT Parameters V 0.5 V -0.7 V th 200 mA/mm 180 mA/mm I dsmax (V = 0.8 V) (V = 0 V) gs gs G 500 mS/mm 400 mS/mm m R W W 0.6 ·mm 0.6 ·mm s f 45 GHz 40 GHz T 表 4.2 : 0.3 m栅长HEMT的典型参数值

  15. 不同材料系统的研究 • GaAs • InP • SiGe

  16. 与Si三极管相比，MESFET和HEMT的缺点为: • 跨导相对低; • 阈值电压较敏感于有源层的垂直尺寸形状和掺杂程度； • 驱动电流小 • 阈值电压变化大：由于跨导大，在整个晶圆上，BJT的阈值电压变化只有几毫伏，而MESFET，HEMT由于跨导小，要高十倍多。

  17. 4.3 MOS工艺和相关的VLSI工艺

  18. 图4.7 MOS工艺的分类

  19. 认识MOSFET 线宽(Linewidth), 特征尺寸(Feature Size)指什么？

  20. MOS工艺的特征尺寸(Feature Size) • 特征尺寸: 最小线宽  最小栅长 图 4.8

  21. 4.3.1 PMOS工艺早期的铝栅工艺 • 1970年前，标准的MOS工艺是铝栅P沟道。 图 4.9

  22. 铝栅PMOS工艺特点： l 铝栅，栅长为20m。 l N型衬底，p沟道。 l 氧化层厚1500Å。 l 电源电压为-12V。 l 速度低，最小门延迟约为80100ns。 l 集成度低，只能制作寄存器等中规模集成电路。

  23. Al栅MOS工艺缺点 • 制造源、漏极与制造栅极采用两次掩膜步骤不容易对齐。这好比彩色印刷中，各种颜色套印一样，不容易对齐。若对不齐，彩色图象就很难看。在MOS工艺中，不对齐的问题，不是图案难看的问题，也不仅仅是所构造的晶体管尺寸有误差、参数有误差的问题，而是可能引起沟道中断，无法形成沟道，无法做好晶体管的问题。

  24. Al栅MOS工艺的栅极位错问题 图 4.10

  25. 铝栅重叠设计 • 栅极做得长，同S、D重叠一部分 图 4.11

  26. 铝栅重叠设计的缺点 l CGS、CGD都增大了。 l 加长了栅极，增大了管子尺寸，集成度降低。

  27. 克服Al栅MOS工艺缺点的根本方法 将两次MASK步骤合为一次。让D，S和G三个区域一次成形。这种方法被称为自对准技术。

  28. 自对准技术与标准硅工艺 • 1970年，出现了硅栅工艺(采用了自对准技术）。 • 多晶硅Polysilicon，原是绝缘体，经过重扩散，增加了载流子，可以变为导体，用作电极和电极引线。 • 在硅栅工艺中，S，D，G是一次掩膜步骤形成的。先利用光阻胶保护，刻出栅极，再以多晶硅为掩膜，刻出S，D区域。那时的多晶硅还是绝缘体，或非良导体。经过扩散，杂质不仅进入硅中，形成了S和D，还进入多晶硅，使它成为导电的栅极和栅极引线。

  29. 标准硅栅PMOS工艺 图 4.12

  30. 硅栅工艺的优点： l 自对准的，它无需重叠设计，减小了电容，提高了速度。 l 无需重叠设计，减小了栅极尺寸，漏、源极尺寸也可以减小，即减小了晶体管尺寸，提高了速度，增加了集成度。 • 增加了电路的可靠性。

  31. 4.3.2 NMOS工艺 由于电子的迁移率e大于空穴的迁移率h，即有e2.5h, 因而，N沟道FET的速度将比P沟道FET快2.5倍。那么，为什么MOS发展早期不用NMOS工艺做集成电路呢？问题是NMOS工艺遇到了难关。所以, 直到1972年突破了那些难关以后, MOS工艺才进入了NMOS时代。

  32. 了解NMOS工艺的意义 目前CMOS工艺已在VLSI设计中占有压倒一切的优势. 但了解NMOS工艺仍具有几方面的意义: • CMOS工艺是在PMOS和NMOS工艺的基础上发展起来的. • 从NMOS工艺开始讨论对于学习CMOS工艺起到循序渐进的作用. • NMOS电路技术和设计方法可以相当方便地移植到CMOS VLSI的设计. • GaAs逻辑电路的形式和众多电路的设计方法与NMOS工艺基本相同.

  33. 增强型和耗尽性MOSFET(Enhancement mode and depletion mode MOSFET) FET（Field Effect Transisitor） • 按衬底材料区分有Si, GaAs, InP • 按场形成结构区分有 J/MOS/MES • 按载流子类型区分有 P/N • 按沟道形成方式区分有 E/D

  34. E-/D-NMOS和E-PMOS的电路符号 图 4.13

  35. E-NMOS的结构示意图(增强型VD=0V, Vgs=Vsb=0V) 图4.14 E-NMOS的结构示意图

  36. D-NMOS的结构示意图(耗尽型VD=0V, Vgs=Vsb=0V) 图4.14 D-NMOS的结构示意图

  37. E-PMOS的结构示意图(增强型VD=0V, Vgs=Vsb=0V) 图4.14 E-PMOS的结构示意图

  38. E-NMOS工作原理图 • 工作原理：在栅极电压作用下，漏区和源区之间形成导电沟道。这样，在漏极电压作用下，源区电子沿导电沟道行进到漏区，产生自漏极流向源极的电流。改变栅极电压，控制导电沟道的导电能力，使漏极电流发生变化。

  39. Vgs>Vt，Vds=0V E-NMOS工作原理图 Vgs>Vt，Vds<Vgs-Vt P. 56 Vgs>Vt，Vds>Vgs-Vt 图4.15 不同电压情况下E-NMOS的沟道变化

  40. NMOS工艺流程 图4.16 NMOS工艺的基本流程

  41. 表4.3 NMOS的掩膜和典型工艺流程

  42. 图4.17 NMOS反相器电路图和芯片剖面示意图 D S D S

  43. 4.3.3 CMOS工艺 • 进入80年代以来，CMOS IC以其近乎零的静态功耗而显示出优于NMOS，而更适于制造VLSI电路，加上工艺技术的发展，致使CMOS技术成为当前VLSI电路中应用最广泛的技术。 • CMOS工艺的标记特性 阱/金属层数/特征尺寸

  44. 1Poly-, P阱CMOS工艺流程 图4.18

  45. 典型1P2M n阱CMOS工艺主要步骤

  46. 图4.18 P阱CMOS芯片剖面示意图

  47. 图4.19 N阱CMOS芯片剖面示意图

  48. 图4.20 双阱CMOS工艺 P阱注入 衬底准备 光刻P阱 （1）（2） N阱注入 去光刻胶,生长SiO2 （3）（4）

  49. 有源区 生长 Si3N4 场区注入 （5）（6） 形成厚氧 多晶硅淀积 （7）（8）

  50. P+注入 N+注入 （9）（10） 表面生长SiO2薄膜 接触孔光刻 （11）（12）

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