11. 省電力

1. 11. 省電力 五島 正裕

2. 内容 • 電力消費 • 省電力デバイス技術 • 省電力回路技術 • 省電力アーキテクチャ技術

3. 電力消費

4. 省電力の目的 • 機器，LSIのレベル • 目的： • 数 W • 電池の持ち • 数十W～百W超 • 熱 • 熱くて持てない • ファンがうるさい • 冷やせない • 溶ける

5. 省電力の目的 • 大規模システム • データ・センタ • スパコン • 大規模なオフィス • 目的： • 電気代 • データ・センタの場合，冷房代が半分 • 電力供給 • 発電所，変電所が必要？ • エコ，「グリーン IT」 • エネルギー問題 • CO2 削減

6. CMOS 回路の消費電力 電力 O 動作周波数 • P = PD + PS • PD: 動的電力(Dynamic) スイッチングに伴う成分 • PS: 静的電力(Static) スイッチングに伴わない成分

7. 動的消費電力 • PD = α f CV2+ α f ISV • α ：スイッチング率 • f ：動作周波数 • C ：負荷容量 • V ：電源電圧 • IS：貫通電流（積分値） pMOS 充電 放電 nMOS

8. 静的消費電力 • PS = IL V • IL：リーク電流 • V ：電源電圧 ゲートリーク サブスレッシュホールド リーク ゲートリーク

9. リーク電流 石橋 孝一郎：低消費電力プロセッサ・回路技術とその動向，SACSIS 2007

10. 古典的スケーリング則と消費電力 • 古典的スケーリング則： • 最小加工寸法： 1/S • 電源電圧：　1/S • 動作周波数：S • 負荷容量：　1/S2（Tr数一定）～ 1（チップ面積一定） • 動的消費電力：1/S3（Tr数一定）～ 1/S1（チップ面積一定） • 静的消費電力： 1/S3（Tr数一定）～ 1/S1（チップ面積一定）

11. スケーリング則の破綻 • スケーリング則は，既に破綻している • 要は，Tr サイズが原子サイズに近づいたため • 短チャネル効果 • トンネル電流 • 1/S にできない： • 電源電圧 • ゲート絶縁膜厚 • …

12. リーク電流 石橋 孝一郎：低消費電力プロセッサ・回路技術とその動向，SACSIS 2007

13. 余談 • 120nm ～ 90nm では，リーク電流が問題になった • 「ダイナミックを超えるかも！」 • 「これからはリークを何とかしなくては！」 • 65nm では，それほど問題になっていない • high-k ゲート絶縁膜，メタル・ゲート • 将来は？ • ダブルゲート，トライゲート，フィン FET • カーボン・ナノチューブ，グラフェン

14. 余談 • デバイス屋の「～できなくなる」メッセージ • 「サブミクロンは露光できない」 • 「ピン数がネックで性能向上しなくなる」 • 「ハードウェアが設計できなくなる」 • 「LSI のテストが現実的な時間内でできなくなる」 • 「100MHz を超えるボードは設計できない」 • 「スキューのためクロックが送れなくなる」 • 「投資が回収できなくて Fab が作れなくなる」 • 「スキューが制御できないので並列伝送はできなくなる」 • 「リークのために微細化が進まなくなる」 • デバイス屋のメッセージは，デバイス業界を糾合するために出されたもの • 複合産業なので，目標の統一化が必要 • （アーキテクチャ屋に向けられたものではない）

15. 省電力デバイス技術

16. 省電力デバイス技術 • C （容量）の削減 • SOI(Silicon-On-Insulator) • Low-k配線間絶縁膜 → エア・ブリッジ • リークの削減 • High-k ゲート絶縁膜（メタル・ゲート） • フィン FET

17. 省電力回路技術

18. 省電力化技術 • 対動的 • クロック・ゲーティング etc • DFS • DVFS • 対静的 • DVS • Multi-VT • パワー・ゲーティング

19. 対動的 • PD = α f CV2+ α f ISV • α ：スイッチング率 • f ：動作周波数 • C ：負荷容量 • V ：電源電圧 • IS：貫通電流（積分値） • 対動的 • α を下げる • f を下げる • Vを下げる

20. αを下げる • ？？？ • 使用しない回路ブロックへの入力の変化を抑制する • 簡単 • 効果は限定的

21. クロック・ゲーティング • 使用しない回路ブロックへのクロック供給を断つ • 専用設計が必要 • 効果大 • ファンアウト大 → 容量大 • 注：以下とは違う： • FF（ラッチ）のライト・イネーブルを，クロックをゲーティングすることで実現すること 原発信 クロック・ドライバ

22. fを下げる ―DFS • Dynamic Frequency Scaling • 動的に，動作周波数を制御 • 処理時間も増える • 消費電力は下がるが， • 電力量は下がらない（むしろ増える） • これだけでは，あまり意味がない

23. Vを下げる―DVFS • Dynamic Voltage & Frequency Scaling • 動的に，電源電圧と動作周波数を制御 • 動作速度：Vに比例 → f も下げる • 動的電力：V2に比例 • 予め定められた V と F のペア（数～十数段階）から，最適なペアを選ぶ • 最適制御： • 動的電力：デッドラインにぎりぎり間に合うようにすると • 静的電力：全速でやって，電源を切るほうがよい

24. 最近のスパコン • 消費電力の絶対値が問題 • TFLOPS/MW • メガワットあたり性能 • 最近のスパコン • IBMBlueGene/L • できる限り低電圧（低動作周波数）のプロセッサを大量に • 2GHz@2V x 1000コア : • 1GHz@1V x 2000コア :

25. 対静的 • PS = IL V • IL：リーク電流 • V ：電源電圧 • 対静的 • V を下げる • DVS • 電源遮断 • （V を下げずに）IL を減らす • Multi-VT

26. 対静的 • 静的電力 • 静的電力 ∝ Tr 数 ∝ 回路面積 • 多くの Tr，広い面積に適用することが肝要 • ハイエンド・プロセッサなら (L2+) キャッシュ

27. パワー・ゲーティング • 使用しない回路ブロックの電源を切る • リーク対策としては（ほぼ）完璧 • ON/OFF に一定の時間がかかる • OFF ：しばらくはリーク • ON ：しばらくは使えない

28. Multi-VT • VT：閾値電圧：Tr が ON になる電圧 • 低い：高性能 • 高い：低リーク • Multi-VT：VT の異なるTrを混ぜる • クリティカル・パス：高性能 • それ以外のパス：低リーク • VT の異なるTr の作り方 • 不純物濃度：静的 • 基盤バイアス：静的/動的

29. 省電力アーキテクチャ技術

30. 省電力アーキテクチャ技術 • 省電力アーキテクチャ技術： • 省電力回路技術の使いどころを見つける • 要は，「なるべく大きな，使わない回路ブロック」を見つける • 「使わない回路ブロック」： • 使わない演算器（整数乗除算器など） • アクセスされないキャッシュ・ライン • メモリを待ってストールしているパイプライン • その他

31. 省電力アーキテクチャ技術 • 省電力アーキテクチャ技術： • 省電力回路技術の使いどころを見つける • 要は，「なるべく大きな，使わない回路ブロック」を見つける • 「なるべく大きな」：粒度 • 「使わない回路ブロック」の • 面積 × 時間 • ある程度大きくないと，ON/OFF 時のオーバヘッドが問題

32. 省電力アーキテクチャ技術 • 使わないと分かった回路ブロックを OFF • 回路技術的 • 使わない可能性が高い回路ブロックを OFF • アーキテクチャ技術的

33. 省電力キャッシュ • リーク対策の効果大 • 面積広い • レギュラー • 使わない可能性が高いライン • 電源を切る • 内容も消える（SRAM は揮発性） • 電圧を下げる • 内容は消えないが読めない電圧 • 回路的には難しいらしい

34. アーキテクチャの省電力評価尺度 • PDP (Power-Delay Product，電力遅延積) • Delay：「プログラムの実行時間」 • PDP ＝ 消費電力 • 無限にゆっくり実行したほうが有利な値に • EDP(Energy-Delay Product) • ED2P • ED3P • 物理的な意味はない 電力 O 時間

35. 高性能と省電力 • 「高性能」 • やや「時代おくれ」 • 「高効率」と「省電力」 • 技術的には，重なりが多い 性能 高性能 高効率 省電力 O 電力，Tr

36. 今日のまとめ

37. 内容 • 電力消費 • 省電力デバイス技術 • 省電力回路技術 • 省電力アーキテクチャ技術