Estándares para interconexión de cores en SOC

1. Estándares para interconexión de cores en SOC S.Fernández Instituto de Ingeniería Eléctrica Facultad de Ingeniería Universidad de la República

2. Introducción Para interconectar 2 diseños se deben definir: • Interfaces (cantidad de señales, nombres) • handshake para control de flujo • protocolo de comunicación • comportamiento de señales de interfaz

3. Importancia de los estándares • Asegura compatibilidad entre diseños • Acorta tiempos de diseños • Facilita la reusabilidad de diseños • Facilita la especificación de un diseño

4. Opciones actuales • AMBA (ARM) • AVALON (Altera) • CORECONNECT (IBM) • WISHBONE (Silicore Corporation)

5. AMBA • Advanced Microcontroller Bus Architecture • Desarrollado por ARM • última revisión: 2.0 (1999) • Define 3 tipos de buses: • Advanced High-performance Bus (AHB) • Advanced System Bus (ASB) • Advanced Peripheral Bus (APB) • “ Microprocesador orientado”

6. AMBA | sistema típico Fuente: AMBA™ Specification

7. AVALON • Desarrollado por ALTERA • última revisión: Mayo 2005 • Define señales, su comportamiento y tipos de transferencias entre perifericos y un “switch de interconexión” • Switch de inteconexión generado por wizard de Altera

8. AVALON | sistema típico

9. Coreconnect • Desarrollado por IBM • última revisión: 2.0 (1999) • Elementos definidos: • processor local bus (PLB), • on-chip peripheral bus (OPB), • device control register (DCR) • Especifica anchos de palabra y F. Máx.

10. CORECONNECT | sistema típico

11. Wishbone • Desarrollado por Silicore Corporation • última revisión: B3 (2002) • Recomendada por Opencores • Define interfaces, deja libre las formas de interconexión. • No especifica funcionamiento del Core. • Orientado a arquitectura Maestro/Esclavo. • No hay pines bidireccionales. • Handshake para regular velocidad de la comunicación.

12. Wishbone | sistemas típicos

13. Wishbone | señales interfaz • Esclavo • RST_I y CLK_I • DAT_I() y DAT_O() • ADR_I() y SEL_I() • CYC_I y WE_I • ACK_O, ERR_O, RTY_O • LOCK_I • STB_I • TGn_I()

14. Wishbone | señales interfaz • Maestro • RST_I y CLK_I • DAT_I() y DAT_O() • ADR_O() y SEL_O() • CYC_O y WE_O • ACK_I, ERR_I, RTY_I • LOCK_O • STB_O • TGn_O()

15. Wishbone | ciclos • Reset • READ/WRITE simple • RMW • READ/WRITE en bloque

16. Wishbone | Read/Write simple

17. Wishbone | Read en bloque

18. Wishbone | Clásico y con ciclos reg. • Bucles combinatorios o menor performance • Reconocimiento de ciclos registrados

19. Wishbone | Tags

20. Wishbone | End of cycle

21. Wishbone | Ejemplo

22. Wishbone | Bus compartido